特許

J-GLOBAL ID：200903060650762078

内部クロック発生回路

発明者： 近藤 孝子
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願2000-049695
公開番号（公開出願番号）：特開2000-347765
出願日： 2000年02月25日
公開日（公表日）： 2000年12月15日
要約：

【要約】【目的】 本発明は、遅延線の遅延ステップを低減しつつチップ面積の増大を抑えることができ、より広い周波数範囲で内部クロックを発生し得る内部クロック発生回路を提供することを目的とする。【構成】 内部クロック発生回路は、位相比較器302、シフトレジスタ303、フィルタ304、モニタ回路305、複数の遅延線、例えば第1及び第2の遅延線300、301で構成されている。ここで、第1の遅延線300は、第2の遅延線301よりも大きい遅延ステップを有しており、先ず第1の遅延線300を用いて外部クロックとの位相差が最小となるクロックを発生させ、このクロック信号を第2の遅延線301に入力して位相差を微調整する。

請求項（抜粋）：

外部から供給されるクロック信号に対して位相差を最小化させた内部クロックを発生させる内部クロック発生回路において、遅延ステップの異なる複数の遅延線から成る遅延量調整手段と、該複数個の遅延線の選択と、選択された遅延線内の遅延TAPを選択制御することにより前記位相差を最小化する遅延量制御手段と、を備えたことを特徴とする内部クロック発生回路。

IPC (4件)：

G06F 1/10 ,  H03K 5/13 ,  H03L 7/081 ,  H04L 7/033

FI (4件)：

G06F 1/04 330 A ,  H03K 5/13 ,  H03L 7/08 J ,  H04L 7/02 B

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-123532   出願人：富士通株式会社