特許
J-GLOBAL ID：200903057732828190
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-123532
公開番号（公開出願番号）：特開平11-316618
出願日： 1998年05月06日
公開日（公表日）： 1999年11月16日
要約：
【要約】【課題】 外部クロック信号の位相を調整して所定の位相だけ遅らせた内部クロック信号を生成する機能を備えた半導体装置に関し、異なる精度の階層構造のDLL回路等を組み合わせ、電源ノイズや外部クロック信号のジッタ等により電源ジッタが発生した場合でもDLL回路等の安定動作を図ることを目的とする。【解決手段】 外部クロック信号の位相を大まかに調整する第1のクロック位相調整回路と、第1のクロック位相調整回路よりも高い精度にて内部クロック信号の位相を制御する第2のクロック位相調整回路とを備え、第1および第2のクロック位相調整回路による位相比較を独立に行い、第2のクロック位相調整回路の位相制御を第1のクロック位相調整回路の動作に従属させる場合に、第1のクロック位相調整回路内の複数の遅延素子の各々の遅延量を、電源ノイズや外部クロック信号のジッタ等により発生する電源ジッタよりも大きく設定する。
請求項（抜粋）：
外部から供給される外部クロック信号の位相を調整して該外部クロック信号に対し所定の位相だけ遅延させた内部クロック信号を生成するための第1のクロック位相調整回路と、該第1のクロック位相調整回路よりも高い精度にて該内部クロック信号の位相を制御する第2のクロック位相調整回路とを備え、前記第1のクロック位相調整回路および前記第2のクロック位相調整回路における前記外部クロック信号と前記内部クロック信号との位相比較を互いに独立に行い、かつ、前記第2のクロック位相調整回路の前記内部クロック信号の位相制御を前記第1のクロック位相調整回路の動作に従属させることによって、前記外部クロック信号に対し所定の位相関係を有する前記内部クロック信号を出力するように前記第1および第2のクロック位相調整回路内の複数の遅延素子による遅延量を付与し、前記第1のクロック位相調整回路内の複数の遅延素子の各々により生成される遅延量を、予め定められた値よりも大きく設定するように構成されることを特徴とする半導体装置。
IPC (3件)：
G06F 1/10
, H03K 5/135
, H03L 7/00
G06F 1/04 330 A
, H03K 5/135
, H03L 7/00 D
