特許

J-GLOBAL ID：200903060730928465

集積メモリ

発明者： ペーター ペッヒミュラー
出願人/特許権者： インフィネオン テクノロジース アクチエンゲゼルシャフト
代理人 (1件)： 矢野 敏雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-354309
公開番号（公開出願番号）：特開2001-184858
出願日： 2000年11月21日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 欠陥が冗長なメモリセルによって修復される集積メモリを改善して、冗長な素子に対してできる限り少ないスペースしか消費しないようにすること。【解決手段】 メモリセルと、1つのメモリセルへのアクセスの前に基準電位を形成するために使用される基準セルと、冗長なメモリセルと、プログラム可能なアクティブ化ユニットとを有しており、ここで前記の冗長なワード線とこれに接続された冗長なメモリセルとが、メモリの動作中に、ワード線の1つとこれに接続されたメモリセルとに置き換わるか、または基準ワード線とこれに接続された基準セルとに置き換わるかが、前記のアクティブ化ユニットのプログラム状態に依存することを特徴とする集積メモリを構成する。

請求項（抜粋）：

メモリセル(MC)と、基準セル(CREF)と、冗長なメモリセル(RC)と、プログラム可能なアクティブ化ユニット(AKT)とを有しており、前記メモリセル(MC)は、ワード線(WLi)とビット線(BLi,/BLi)との交差点に配置されており、前記基準セル(CREF)は、少なくとも1つの基準ワード線(WLREF,/WLREF)とビット線(BLi,/BLi)との交差点に配置されており、かつメモリセル(MC)の1つへアクセスする前に、基準電位(VREF)をビット線に形成するために使用され、前記冗長なメモリセル(RC)は、冗長なワード線(RWL1,RWL2)とビット線(BLi,/BLi)との交差点に配置されており、前記アクティブ化ユニット(AKT)のプログラム状態に依存して、前記冗長なワード線(RWL1,RWL2)と該ワード線に接続された冗長なメモリセル(RC)とが、メモリの動作中に、ワード線(WLi)の1つと該ワード線に接続されたメモリセル(MC)とに置き換わるか、または基準ワード線(WLREF,/WLREF)と該ワード線に接続された基準セル(CREF)とに置き換わることを特徴とする集積メモリ。

IPC (4件)：

G11C 11/22 ,  G11C 14/00 ,  G11C 11/401 ,  G11C 29/00 603

FI (4件)：

G11C 11/22 ,  G11C 29/00 603 H ,  G11C 11/34 352 A ,  G11C 11/34 371 D

引用特許：

出願人引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-211494   出願人：株式会社日立製作所, 日立東部セミコンダクタ株式会社