半導体記憶装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-193568
公開番号（公開出願番号）：特開平9-045875
出願日： 1995年07月28日
公開日（公表日）： 1997年02月14日
要約：

【要約】【目的】フィン構造のストレージ・ノード電極の特性を測定できるTEGを有した半導体記憶装置である。【構成】層間絶縁膜121上にスペーサ絶縁膜を形成し、TEG形成予定領域のスペーサ絶縁膜を除去し、メモリ・セル・アレイ形成予定領域にスペーサ絶縁膜122aを残置する。ノード・コンタクト孔を形成し、多結晶シリコン膜を形成し、この膜をパターニングしてストレージ・ノード電極128,多結晶シリコン膜パターン129ba等を形成する。スペーサ絶縁膜122aを等方性エッチングにより除去する。

請求項（抜粋）：

ゲート酸化膜を介してP型シリコン基板上に設けられたワード線を兼るゲート電極および該P型シリコン基板表面に設けられたN型ソース・ドレイン領域からなる1つのMOSトランジスタと、第1の導電体膜パターンを含んでなるストレージ・ノード電極,容量絶縁膜およびセル・プレート電極からなる1つのスタックド型の容量素子とから1つのメモリ・セルが構成され、さらに該第1の導電体膜パターンを構成する導電体膜と同層の第2の導電体膜パターンを含んでなる特性測定専用素子が該P型シリコン基板上に設けられた半導体記憶装置であって、前記MOSトランジスタの表面を覆い,前記N型ソース・ドレイン領域の一方に達するノード・コンタクト孔が設けられた第1の層間絶縁膜を有し、前記第1の層間絶縁膜上には、前記ノード・コンタクト孔を介して前記N型ソース・ドレイン領域の一方に接続されるビット線が設けられ、少なくとも上面が酸化シリコン膜もしくは窒化シリコン膜からなる第2の層間絶縁膜により、前記ビット線および第1の層間絶縁膜が覆われ、前記ストレージ・ノード電極が前記第2および第1の層間絶縁膜を貫通して設けられたノード・コンタクト孔を介して前記N型ソース・ドレイン領域の他方に接続され、前記ストレージ・ノード電極の底面と前記第2の層間絶縁膜の上面との間には、隣接する2つの該ストレージ・ノード電極の間隔より狭い間隔の空隙部を有し、前記第2の導電体膜パターンが前記第2の層間絶縁膜の上面に直接に接触して設けられていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 621 A , H01L 27/04 C , H01L 27/10 621 C

引用特許：

審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平5-297597 出願人：日本電気株式会社
特開平3-218663
特開平4-061265

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