特許

J-GLOBAL ID：200903060953404050

半導体集積回路及びその製造方法

発明者： 岡田 圭一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-006116
公開番号（公開出願番号）：特開2001-196374
出願日： 2000年01月11日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】 チップの特性評価、故障解析、FIB等による配線修正を容易にする一方で、薄型でかつ小型のモノリシック構造の半導体集積回路とその製造方法を提供する。【解決手段】 下地絶縁膜11の表面上に一体に形成された半導体層12にトランジスタ等の素子16,17と埋め込みスルーホール18が形成され、また下地絶縁膜11に厚さ方向に貫通した外部接続用スルーホール19が形成される。下地絶縁膜19の裏面には外部接続用スルーホール19に電気接続された電極パッド20が設けられ、半導体層12の表面上には素子と埋め込みスルーホールとを電気接続するための1層以上の配線構造22〜28が設けられる。チップの表面側には電極パッドが存在しないため、チップの表面側に存在する配線や素子への電源、信号の供給やチップ内部の信号の波形をEBテスタ等で観測することが容易になり、半導体集積回路の特性評価や故障解析が実現可能となる。また、表面の配線層に対するFIBによる配線修正が容易になる。さらに、モノリシック構造であるため、薄型化、小型化が実現できる。

請求項（抜粋）：

下地絶縁膜と、前記下地絶縁膜の表面上に一体に形成された半導体層と、前記半導体層に形成されたトランジスタ等の素子と、前記半導体層に厚さ方向に貫通して形成された埋め込みスルーホールと、前記下地絶縁膜に厚さ方向に貫通して形成されて前記埋め込みスルーホールに電気接続された外部接続用スルーホールと、前記下地絶縁膜の裏面に設けられて前記外部接続用スルーホールに電気接続された電極パッドと、前記半導体層の表面上に形成されて少なくとも前記素子と前記埋め込みスルーホールとを電気接続するための1層以上の配線構造とを備えることを特徴とする半導体集積回路。

IPC (5件)：

H01L 21/3205 ,  H01L 21/66 ,  H01L 21/768 ,  H01L 23/12 ,  H01L 27/12

FI (7件)：

H01L 21/66 C ,  H01L 27/12 B ,  H01L 27/12 C ,  H01L 21/88 J ,  H01L 21/88 Z ,  H01L 21/90 C ,  H01L 23/12 L

Fターム (29件)：

4M106AA01 ,  4M106AA04 ,  4M106AD01 ,  4M106AD10 ,  4M106AD24 ,  4M106BA02 ,  4M106BA03 ,  5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK08 ,  5F033KK11 ,  5F033MM30 ,  5F033QQ00 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ76 ,  5F033RR04 ,  5F033SS11 ,  5F033SS25 ,  5F033SS27 ,  5F033VV04 ,  5F033VV05 ,  5F033VV07 ,  5F033XX36 ,  5F033XX37

引用特許：

審査官引用 (2件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平9-263060   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-151689   出願人：カシオ計算機株式会社