特許
J-GLOBAL ID：200903061070419844

半導体集積回路装置

発明者：
田中 均

田中 均 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

, 
株式会社日立超エル・エス・アイ・システムズ

株式会社日立超エル・エス・アイ・システムズ について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-176629
公開番号（公開出願番号）：特開2001-006361
出願日： 1999年06月23日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 回路の簡素化と低消費電力化を実現した中間電圧発生回路を備えた半導体集積回路装置を提供する。【解決手段】 チップ内に外部電源電圧VDDまたはそれを元に内部で発生した電圧の半分の電圧を発生する電圧発生回路を含む半導体集積回路において、該電圧発生回路は基準電圧と、プッシュプル出力回路の出力電圧を比較して上記プッシュプル出力回路の出力トランジスタを駆動する2組の差動回路から構成され、該差動回路にオフセットを持たせて上記プッシュプル出力回路に貫通電流が流れるのを防止する。上記オフセットは、差動対MOSFETのそのチャネル幅とチャネル長の比あるいは、しきい電圧が異なるようにすることにより形成する。該差動回路のバイアス電流を負荷電流に比例するようにする。
請求項（抜粋）：
所定の基準電圧が第1の入力端子に供給された第1と第2の差動回路と、上記第1の差動回路の出力電圧がゲートに供給され、ソースに上記基準電圧より大きくされた第1電圧が供給され、ドレインが出力端子に接続された第1導電型の第1の出力MOSFETと、上記第2の差動回路の出力電圧がゲートに供給され、ソースに上記基準電圧より小さくされた第2電圧が供給され、ドレインが上記出力端子に接続された第2導電型の第2の出力MOSFETとを備え、上記第1と第2の差動回路の第2の入力端子には上記出力端子と接続されて、上記出力端子から上記基準電圧に対応した出力電圧を形成し、上記第1と第2の差動回路にオフセットを持たせて、かかるオフセットにより上記第1と第2の出力MOSFETが共にオン状態になるのを防止するようにしてなる電圧発生回路を含むことを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 11/407 ,  H02M 3/07
FI (2件)：
G11C 11/34 354 F ,  H02M 3/07
Fターム (8件)：
5B024AA01 ,  5B024BA27 ,  5B024CA13 ,  5B024CA16 ,  5H730AA14 ,  5H730DD04 ,  5H730EE43 ,  5H730FD01
引用特許：
審査官引用 (4件)
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