特許

J-GLOBAL ID：200903061552397112

多数決回路

発明者： 神谷 長生 ,  本杉 功寿
出願人/特許権者： ホシデン株式会社
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-249714
公開番号（公開出願番号）：特開平10-098375
出願日： 1996年09月20日
公開日（公表日）： 1998年04月14日
要約：

【要約】【課題】 多ビットの判定対象信号の中のH論理の数が過半数を占るか否かを短時間に判定し、然も正確に動作し、回路規模も小さくすることができる多数決回路を提供する。【解決手段】 多ビットの判定対象信号の中の単位ビットに含まれるH論理の数を数値化データに変換する複数の数値化回路と、この数値化回路で数値化された数値データの総和を求める加算回路と、加算回路の加算結果が判定対象信号のビット数の過半数を占めるか否かを判定する判定回路とによって構成した。

請求項（抜粋）：

A.多ビットの判定対象信号の中の単位ビットに含まれるH論理の数を数値化データに変換する複数の数値化回路と、B.この複数の数値化回路のそれぞれで数値化した複数の数値データの総和を求める加算回路と、C.この加算回路の加算結果が判定対象信号のビット数の過半数を占めるか否かを判定する判定回路と、によって構成したことを特徴とする多数決回路。

引用特許：

審査官引用 (3件)

• 多数決判定回路
  公報種別：公開公報   出願番号：特願平4-226319   出願人：富士通株式会社
• 特開昭62-013123
  
• 特開昭62-013123