特許

J-GLOBAL ID：200903061562513510

半導体記憶装置

発明者： 明山 浩一
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-149966
公開番号（公開出願番号）：特開平7-014390
出願日： 1993年06月22日
公開日（公表日）： 1995年01月17日
要約：

【要約】【目的】 検索動作時の電源線に流れるピーク最大電流を低減する。【構成】 用いられるメモリマトリックスは、ワードメモリMW1a 〜MW128a による第1分割メモリマトリックスブロックと、ワードメモリMW1b 〜MW128b による第2分割メモリマトリックスブロックとに、ビット列方向で分割されている。第1分割メモリマトリックスブロックは検索イネーブル信号ENa にて検索動作し、第2分割メモリマトリックスブロックは、検索イネーブル信号ENa に対してタイミングがずらされた検索イネーブル信号ENb にて検索動作する。分割メモリマトリックスブロック毎で、相互にタイミングがずらされ検索動作することで、検索動作時のピーク電流が低減される。

請求項（抜粋）：

ビット長Nでワード数Mのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされていたマッチ線になされたか否か検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにした半導体記憶装置において、各ビット列毎にビット線が設けられた、それぞれ照合回路を有するメモリセルで成る合計Pブロックの複数の分割メモリマトリックスブロックを並べることで、ビット長Nでワード数Mのデータを記憶するようにしたメモリマトリックスと、検索イネーブル信号を入力する、前記分割メモリマトリックスブロック毎に独立した少なくとも合計P本の複数の検索イネーブル線と、検索実行前にプリチャージしておき、検索中の照合結果が不一致となるワードについては、不一致となっているメモリセルの前記照合回路にてディスチャージされる、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、プリチャージ状態に対応する照合一致補助信号を伝達する、少なくとも合計(M×P)本の複数のマッチ線と、相互にタイミングがずらされた、前記検索イネーブル線毎の前記検索イネーブル信号を生成する検索イネーブルタイミング回路とを備え、前記照合一致補助信号に従って、前記検索ワードデータと前記記憶ワードデータとの照合結果を照合一致信号として出力することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 15/04 ,  G11C 15/00

引用特許：

出願人引用 (3件)

• 特開昭62-293596
  
• 特開平2-308499
  
• 連想メモリ装置
  公報種別：公開公報   出願番号：特願平4-046949   出願人：松下電器産業株式会社