データ処理方式

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出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-051302
公開番号（公開出願番号）：特開平5-250140
出願日： 1992年03月10日
公開日（公表日）： 1993年09月28日
要約：

【要約】【構成】シリアルデータが入力され、かつ、シリアルデータのタイミングに同期してパラレルデータを出力するシフトレジスタ10を設けると共に、シフトレジスタ10からのパラレルデータの各ビット出力を入力するシフトレジスタ群を設ける。シフトレジスタ群内のシフトレジスタ20、21のビット数をシフトレジスタ10のパラレルデータの各ビット出力に対応してある条件に設定し、シフトレジスタ群内のデータ開始信号のビット配置に対応して、データ開始信号との一致を検出する複数の一致回路回路107、108を設けると共に、これら一致回路107、108の出力信号により、シフトレジスタ群からのパラレル出力を選択する回路306を設ける。【効果】受信シリアルデータと同一タイミングの高速動作を必要とする部分を回路系の一部分のみとし、他の部分は受信シリアルデータの数倍タイミングで動作させ、タイミング設計の煩雑さを解消し、制御系論理の実現の困難さを回避することができる。

請求項（抜粋）：

シリアルに入力されるデータをNビット単位のパラレルデータとして出力するデータ処理装置において、入力シリアルデータのタイミングに同期して前記入力シリアルデータを順次シフトさせながらLビットのパラレルデータに変換して出力する第1のシフトレジスタと、前記Lビットのパラレルデータのそれぞれのビット出力が入力され、前記第1のシフトレジスタのタイミングよりL分周だけ周期が遅いタイミング信号に同期して前記ビット出力を順次シフトさせながらパラレルに出力するL個の第2のシフトレジスタからなるシフトレジスタ群と、前記シフトレジスタ群からの出力を受け、Nビットのデータを選択的にパラレルに出力する選択回路とを有することを特徴とするデータ処理装置。

IPC (2件)：

G06F 5/00 , H03M 9/00

引用特許：

審査官引用 (13件)

特開平1-307319
特開昭60-186123
特開昭61-080918

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