特許
J-GLOBAL ID：200903061952639328
CMOS集積回路の故障診断装置および診断方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-108810
公開番号（公開出願番号）：特開平9-292444
出願日： 1996年04月30日
公開日（公表日）： 1997年11月11日
要約：
【要約】【課題】 Iddq不良が認められるCMOS集積回路の故障箇所を推定することが可能な故障診断装置を得る。【解決手段】 CMOS集積回路の機能試験を行うためのテストパターンを格納するユニット1と、このテストパターンによりCMOS集積回路の機能試験及びIddq試験を行うLSIテスタ3と、この試験結果を格納するユニット6と、被試験対象の各種情報を記録した回路データを格納するユニット2と、前記テストパターンと前記回路データを受けて回路内部の動作を論理的にシミュレーションする論理シミュレータ5と、このシミュレーション結果を格納するユニット7と、前記試験結果とシミュレーション結果に基づいて診断結果を出力する故障箇所判定ユニット8とを備え、Iddq試験において異常が検出されないテストパターンを印加した時点における回路内部の信号値のシミュレーション結果から短絡故障、対電源線短絡故障、対グランド線短絡故障を推定する。
請求項（抜粋）：
機能試験では異常が検出されず、Iddq試験において、ある特定のテストパターンのみについてIddq異常となるCMOS集積回路に対して、機能試験結果、Iddq試験結果を利用して行うCMOS集積回路の故障診断装置において、CMOS集積回路の機能試験を行うための回路への入出力信号を記述したテストパターンを格納するテストパターン格納ユニットと、前記テストパターンを受けCMOS集積回路の機能試験及びIddq試験を行うLSIテスタと、前記機能試験及びIddq試験結果を格納するテスト結果格納ユニットと、被試験回路の素子配置情報、素子機能情報、素子及び端子間の配線接続情報を記録した回路データを格納する回路データ格納ユニットと、前記テストパターンと前記回路データを受け、前記テストパターンが前記被試験デバイスに印加されたときの時々刻々の回路内部の動作を論理的にシミュレーションする論理シミュレータと、前記回路内部の動作のシミュレーション結果を格納するシミュレーション結果格納ユニットと、前記機能およびIddq試験結果ならびに前記シミュレーション結果に基づいて診断結果を出力する故障箇所判定ユニットとを備えることを特徴とするCMOS集積回路の故障診断装置。
IPC (3件)：
G01R 31/28
, G01R 31/26
, H01L 21/66
G01R 31/28 F
, G01R 31/26 G
, H01L 21/66 Z
