特許

J-GLOBAL ID：200903062378807698

半導体装置およびそのレイアウト方法

発明者： 金田 浩泰 ,  森 紀雄
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-156541
公開番号（公開出願番号）：特開2002-353315
出願日： 2001年05月25日
公開日（公表日）： 2002年12月06日
要約：

【要約】【課題】高い精度の電気特性が要求される半導体素子上にCMP法で平坦化した層間絶縁膜を形成する。【解決手段】半導体装置を構成する半導体基板上の容量素子領域1において、この容量素子を被覆する第1層間絶縁膜8上であって上記半導体素子の形成位置の上部領域には半導体装置の配線層が形成されず、上記上部領域の周辺部にダミー配線層となるダミーパターン2,2aが形成される。そして、上記ダミーパターン2,2aを被覆するように別の層間絶縁膜すなわち第2層間絶縁膜9aがCMP法で表面研磨されて形成される。

請求項（抜粋）：

半導体基板上に形成される半導体素子において、前記半導体素子を被覆する層間絶縁膜上であって前記半導体素子の形成位置の上部領域には半導体装置の配線層が無く、前記上部領域の周辺部にダミー配線層が形成されていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/82 ,  H01L 21/3205 ,  H01L 21/822 ,  H01L 27/04

FI (5件)：

H01L 21/82 W ,  H01L 21/88 S ,  H01L 21/88 K ,  H01L 27/04 D ,  H01L 27/04 C

Fターム (28件)：

5F033HH04 ,  5F033MM21 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS11 ,  5F033UU01 ,  5F033UU05 ,  5F033VV01 ,  5F033VV10 ,  5F033XX01 ,  5F033XX23 ,  5F033XX24 ,  5F038AC08 ,  5F038CA02 ,  5F038CA05 ,  5F038CA09 ,  5F038CA18 ,  5F038CD10 ,  5F038DF12 ,  5F038EZ20 ,  5F064BB21 ,  5F064CC23 ,  5F064EE02 ,  5F064EE09 ,  5F064EE14 ,  5F064EE23 ,  5F064EE43 ,  5F064EE60

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-222648   出願人：沖電気工業株式会社

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-222648   出願人：沖電気工業株式会社