特許

J-GLOBAL ID：200903062420505567

半導体装置の製造方法

発明者： 菅野 道博
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2006-276071
公開番号（公開出願番号）：特開2008-098264
出願日： 2006年10月10日
公開日（公表日）： 2008年04月24日
要約：

【課題】ゲート電極側壁の基板表面に掘れを発生させることなくサイドウォールを形成することが可能で、これによりソース/ドレインなどの拡散層領域の形成位置が安定化して素子特性が均一な半導体装置を得ることが可能な製造方法を提供する。【解決手段】基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート電極を覆う状態で、酸化シリコンからなる絶縁性下層膜を成膜し、さらに窒化シリコンからなる上層膜を当積層成膜する。絶縁性下層膜をストッパにして上層膜を異方性エッチングすることにより、ゲート電極の側壁のみに上層膜を残す。基板および上層膜に対して選択的に絶縁性下層膜をウェットエッチングすることにより、基板の表面を露出させると共にゲート電極の側壁に上層膜と絶縁性下層膜とからなるサイドウォールを形成する。ゲート電極とサイドウォールとをマスクにして基板の表面層に不純物を導入してなるエクステンション領域を形成する。【選択図】図1

請求項（抜粋）：

基板上にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極を覆う状態で、絶縁性下層膜を成膜し、当該絶縁性下層膜と異なる材質からなる上層膜を当該絶縁性下層膜上に積層成膜する工程と、 前記絶縁性下層膜をストッパにして前記上層膜を異方性エッチングすることにより、前記ゲート電極の側壁のみに当該上層膜を残す工程と、 前記基板および上層膜に対して選択的に前記絶縁性下層膜をウェットエッチングすることにより、前記基板の表面を露出させると共に前記ゲート電極の側壁に当該上層膜と絶縁性下層膜とからなるサイドウォールを形成する工程と、 前記ゲート電極とサイドウォールとをマスクにして前記基板の表面層に不純物を導入してなる拡散層領域を形成する工程とを行う ことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/78

FI (1件)：

H01L29/78 301L

Fターム (23件)：

5F140AA21 ,  5F140BA01 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG10 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG45 ,  5F140BG50 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BG58 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK13 ,  5F140BK21 ,  5F140BK34 ,  5F140BK39 ,  5F140CF04

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-321602   出願人：シャープ株式会社