半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (2件)：宮井暎夫 , 伊藤誠
公報種別：公開公報
出願番号（国際出願番号）：特願2003-101196
公開番号（公開出願番号）：特開2004-311610
出願日： 2003年04月04日
公開日（公表日）： 2004年11月04日
要約：

【課題】6トランジスタ型SRAMメモリセルにおいて、横型メモリセルレイアウトが多く用いられる様になってきが、形状が横長であるが故に、例えばビット線を第2層目の配線にした場合、横方向に走るワード線とVSS電源が同層で近接して並走し、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下という課題があった。【解決手段】第2層目配線にて相補ビット線114、115を配置するとともにビット線114、115間にシールドを兼ねたVDD電源配線116を配置し、第3層目配線には、ワード線119と、VSSを第4層目配線に持ち上げる為の島形状のVSSノード201を配置し、第4層目配線に、VSS電源配線204を配置する。第3層目のワード線119とVSS(201)間対向長の減少によってワード線の寄生容量を少なくするとともに、ショート不良に至る確率が減少し歩留が向上する。【選択図】図1

請求項（抜粋）：

半導体基板上に行列状に配置され、各々一対のアクセストランジスタと一対のドライブトランジスタと一対のロードトランジスタとで構成され、各々の領域が、前記半導体基板上で2つの第1導電型のウェル領域の間に第2導電型のウェル領域が挟まれるように3つの前記ウェル領域が行方向に並んで形成された行方向に長い形状のセル領域であり、各々2つの前記第1導電型のウェル領域のそれぞれに1つずつの前記アクセストランジスタとドライブトランジスタとが形成され、前記第2導電型のウェル領域に前記一対のロードトランジスタが形成された複数のCMOS型SRAMセルを備え、前記CMOS型SRAMセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、複数のうちの1つの前記配線層で形成され、それぞれ列方向に延びて同一列の前記CMOS型SRAMセルに接続され、行方向に並んで配置された複数の対をなすビット線と、前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記CMOS型SRAMセルに接続される複数のVDD電源配線と、前記ビット線より1層上の前記配線層で形成され、それぞれ行方向に延びて同一行の前記CMOS型SRAMセルに接続され、列方向に並んで配置された複数のワード線と、前記ワード線より1層上の前記配線層で形成され、前記CMOS型SRAMセルに接続されるVSS電源配線とを設けたことを特徴とする半導体記憶装置。

IPC (3件)：

H01L21/8244 , G11C11/41 , H01L27/11

FI (2件)：

H01L27/10 381 , G11C11/34 345

Fターム (11件)：

5B015HH01 , 5B015HH03 , 5B015JJ00 , 5B015NN09 , 5B015PP03 , 5F083BS27 , 5F083LA12 , 5F083LA16 , 5F083LA17 , 5F083LA18 , 5F083ZA10

引用特許：

出願人引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝

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