特許
J-GLOBAL ID：200903061478963402
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-339345
公開番号（公開出願番号）：特開平10-178110
出願日： 1996年12月19日
公開日（公表日）： 1998年06月30日
要約：
【要約】【課題】 従来のSRAMセルでは、拡散層に折れ曲り部が存在するなどのレイアウト上無駄な面積が必要であった。【解決手段】 SRAMセルを構成するインバータが形成されたPウエル領域及びNウエル領域に関し、Pウエル領域が2つに分割されてNウエル領域の両側に配置され、境界線BL1、BL2がビット線BL、/BLに平行に走るように形成されており、このようなレイアウトにすることでPウエル領域内の拡散層ND1、ND2が折れ曲り部のない簡易な形状となり、セル面積が縮小される。
請求項（抜粋）：
第1のNチャネル型MOSトランジスタと第1のPチャネル型MOSトランジスタとを含む第1のインバータと、第2のNチャネル型MOSトランジスタと第2のPチャネル型MOSトランジスタとを含み、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、前記第1のインバータの出力端子にソースが接続され、第1のビット線にドレインが接続され、ワード線にゲートが接続された第3のNチャネル型MOSトランジスタと、前記第2のインバータの出力端子にソースが接続され、第2のビット線にドレインが接続され、前記ワード線にゲートが接続された第4のNチャネル型MOSトランジスタとを備え、前記第1、第2、第3及び第4のNチャネル形MOSトランジスタと前記第1及び第2のPチャネル形MOSトランジスタのそれぞれのソース・ドレインの配置方向が、前記第1、第2、第3及び第4のNチャネル形MOSトランジスタが形成されたPウエル領域と前記第1及び第2のPチャネル形MOSトランジスタが形成されたNウエル領域との境界線と平行になるように設定されていることを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/8244
, H01L 27/11
, H01L 21/8238
, H01L 27/092
, H01L 29/78
H01L 27/10 381
, H01L 27/08 321 K
, H01L 29/78 301 C
