特許
J-GLOBAL ID：200903062449592078

周波数測定回路

発明者：
大石 和明

大石 和明 について

, 
石田 秀樹

石田 秀樹 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-299986
公開番号（公開出願番号）：特開2001-119291
出願日： 1999年10月21日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】短いカウント期間または低い周波数の基準クロックであっても、測定精度を高くすることができる周波数測定回路を提供する。【解決手段】入力信号Cinの所定波数を有するカウント期間において、基準クロックCbをカウントする周波数測定ユニット10,20,K0を複数設け、各周波数測定ユニットは、それぞれのカウント期間をずらして基準クロックをカウントすることを特徴とする周波数測定回路である。そして、複数の周波数測定ユニットのカウント数を加算する加算器14が設けられる。カウント期間をずらすことにより、一つの周波数測定ユニットにおいて、入力信号と基準クロックとの位相がカウント開始と終了で一致したとしても、他の周波数測定ユニットでも一致する可能性はほとんどない。従って、この加算されたカウント数を利用することで、高い精度の周波数測定が可能になる。しかも、カウント期間をずらしただけで互いに重なり合うようにすることで、トータルの測定期間を長くする必要はない。
請求項（抜粋）：
入力信号の周波数を測定する周波数測定回路において、前記入力信号の所定波数を有する第1のカウント期間において、基準クロックをカウントする第1の周波数測定ユニットと、前記入力信号の所定波数を有する第2のカウント期間において、基準クロックをカウントする第2の周波数測定ユニットと、前記第1及び第2の周波数測定ユニットのカウント数を加算する加算器とを有し、前記第1及び第2のカウント期間が互いにシフトして重なっていることを特徴とする周波数測定回路。
IPC (2件)：
H03K 21/02 ,  G01R 23/10
FI (2件)：
H03K 21/02 D ,  G01R 23/10 B
Fターム (9件)：
2G029AA02 ,  2G029AB05 ,  2G029AB06 ,  2G029AC02 ,  2G029AC07 ,  2G029AD05 ,  2G029AE01 ,  2G029AF07 ,  2G029AH02
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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