特許
J-GLOBAL ID：200903062514520250
半導体装置の試験方法
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-172121
公開番号（公開出願番号）：特開平11-016971
出願日： 1997年06月27日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 ウェハー状態で個々の半導体素子の試験を行うための半導体装置の試験方法に関し、短時間で試験を完了させると共に、チップ内に不良セルブロックがあっても当該チップを製品として使用させるようにすることを目的とする。【解決手段】 半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、この絶縁膜のホールを通して、複数の半導体素子から引き出された第1の電極と接触する金属膜を形成し、この金属膜をエッチングして第2の電極をウェハー上の任意の位置に形成するステップと、第2の電極を含む仮配線層を使用してウェハー上の個々の半導体素子を試験し、不良の半導体素子を検出するステップと、上記個々の半導体素子の試験が完了した後に仮配線層を除去するステップと、不良の半導体素子以外の良品の半導体素子から引き出された第1の電極のみの再配線を行うステップとを有する。
請求項（抜粋）：
半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、該絶縁膜のホールを通して、該複数の半導体素子から引き出された第1の電極と接触する金属膜を形成し、該金属膜をエッチングして第2の電極を前記ウェハー上の任意の位置に形成するステップと、該第2の電極を含む該仮配線層を使用して前記ウェハー上の個々の半導体素子を試験し、不良の半導体素子を検出するステップと、該個々の半導体素子の試験が完了した後に仮配線層を除去するステップと、前記不良の半導体素子以外の良品の半導体素子から引き出された第1の電極のみの再配線を行うステップとを有することを特徴とする半導体装置の試験方法。
IPC (2件)：
FI (3件)：
H01L 21/66 Y
, H01L 21/66 Z
, H01L 21/82 T
