特許

J-GLOBAL ID：200903062661455196

ラッチ回路

発明者： 穐吉 秀雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-192375
公開番号（公開出願番号）：特開2001-024484
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】ラッチ回路の入力部又は出力部の負荷を低減して、高速の入力又は出力を行うことを目的とする。【解決手段】ラッチ回路の信号を保持するためのループをインバータ4個以上で構成する。

請求項（抜粋）：

信号を保持するラッチ回路において、前記信号を保持するためのループを構成するインバータが4個以上であることを特徴とするラッチ回路。

IPC (2件)：

H03K 3/037 ,  H03K 3/356

FI (2件)：

H03K 3/037 Z ,  H03K 3/356 D

Fターム (9件)：

5J034AB04 ,  5J034AB05 ,  5J034CB01 ,  5J034DB08 ,  5J043AA04 ,  5J043AA05 ,  5J043EE01 ,  5J043HH01 ,  5J043JJ10

引用特許：

出願人引用 (4件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平9-160473   出願人：株式会社日立製作所
• 特開平2-083897
  
• 特開昭62-230211
  
• 特開昭62-040816
  

審査官引用 (4件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平9-160473   出願人：株式会社日立製作所
• 特開平2-083897
  
• 特開昭62-230211
  
• 特開昭62-040816