特許

J-GLOBAL ID：200903062683185842

メモリ試験装置

発明者： 山田 益弘
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161067
公開番号（公開出願番号）：特開平11-007796
出願日： 1997年06月18日
公開日（公表日）： 1999年01月12日
要約：

【要約】【課題】 各アドレス毎に与えられた試験パターンに従って、或る特定した端子の電圧、電流を測定し、測定した電圧値・電流値が基準値の範囲に入っているか否かを比較し、直流テストを実行すると共に、その直流テストの結果に従って複数の処理モードの中から何れかを選択して実行し、処理モードの実行後に直流テストを再度実行するメモリ試験装置において、直流テストに要する時間を短縮する。【解決手段】 パターン発生器と、直流テストユニットと、これらを制御する制御器とを具備して構成されるメモリ試験装置において、パターン発生器にホールドモード制御手段と、直流テスト開始指令発生器と、動作モード選択手段とを設け、直流テストユニットには判定手段を設け、これらのホールドモード制御手段と直流テスト開始指令発生器、動作モード選択手段、判定手段が直接信号を授受して制御動作を実行し、テスト時間を短縮した。

請求項（抜粋）：

被試験メモリに試験パターンを与えるパターン発生器と、被試験メモリの端子に発生する電圧および電流を測定する直流テストユニットと、これらのパターン発生器と直流テストユニットの動作を制御する制御器とを具備して構成されるメモリ試験装置において、上記直流テストユニットに測定結果が一方の電圧値で不良であるか、他方の電圧値で不良であるかを判定する判定手段を設け、上記パターン発生器には上記判定手段の判定結果に対応して上記パターン発生器で処理する動作モードを選択して実行する動作モード選択手段を設けたことを特徴とするメモリ試験装置。

IPC (2件)：

G11C 29/00 651 ,  G01R 31/28

FI (2件)：

G11C 29/00 651 Z ,  G01R 31/28 B

引用特許：

審査官引用 (2件)

• 特開平4-104070
  
• IC試験装置
  公報種別：公開公報   出願番号：特願平7-214053   出願人：日立電子エンジニアリング株式会社