特許
J-GLOBAL ID：200903062772664983
バンプ構造、半導体チップ、半導体チップの実装方法、電子デバイスおよび電子機器
発明者：
出願人/特許権者：
代理人 (2件)：
増田 達哉
, 朝比 一夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-359016
公開番号（公開出願番号）：特開2004-193301
出願日： 2002年12月11日
公開日（公表日）： 2004年07月08日
要約：
【課題】半導体チップ等へのダメージやクレータリングの発生を抑制し、信頼性の高い接合を可能にするバンプ構造、半導体チップ、信頼性の高い半導体チップの実装方法、信頼性の高い電子デバイス、および該電子デバイスを備える電子機器を提供すること。【解決手段】本発明の半導体チップ1Aは、基板2と、基板2上に形成された電極パッド3と、パッシベーション膜4と、バンプ5とを備えている。バンプ5は、第1の層51と、第1の層51の形成領域の内側に形成され、かつ第1の層51よりも形成領域の面積が小さい第2の層52と、第2の層52の形成領域の内側に形成され、かつ第2の層52よりも形成領域の面積が小さい第3の層53とがこの順に積層されてなる。第1の層51の形成領域の面積をS1[μm2]、第2の層52の形成領域の面積をS2[μm2]としたとき、S2/S1<1の関係を満足する。【選択図】図1
請求項（抜粋）：
基材上に、少なくとも2層以上のバンプ層が積層された多層構造を有するバンプ構造であって、
第1のバンプ層と、
前記第1のバンプ層の前記基材に対向する面とは反対の面側に形成された第2のバンプ層とを有し、
前記第2のバンプ層の形成領域は、前記第1のバンプ層の形成領域の内側にあり、かつ、前記第1のバンプ層の形成領域の面積より、小さい面積であることを特徴とするバンプ構造。
IPC (1件)：
FI (3件)：
H01L21/92 602D
, H01L21/92 604D
, H01L21/92 604B
