特許
J-GLOBAL ID：200903062983796045
半導体パッケージ用回路基板の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
綿貫 隆夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-337045
公開番号（公開出願番号）：特開平10-178031
出願日： 1996年12月17日
公開日（公表日）： 1998年06月30日
要約：
【要約】 (修正有)【課題】 キャビティに収容される半導体素子とコア基材に形成された配線パターンのボンディングワイヤがキャビティ内壁面の導体層と接触して電気的にショートしないようにした半導体パッケージ用回路基板の製法。【解決手段】 下部配線パターン9に接続する導体層9aをキャビティ孔3の上縁部3aより所定量下った部位までしか形成しないようにする。このため、仮にボンディングワイヤ8がキャビティ孔上縁部に接触しても信号線が電気的にショートしてしまうことがない。
請求項（抜粋）：
両面に金属層を有するコア基材の所定部位に半導体素子を収容するキャビティ用の孔を形成する工程と、前記キャビティ孔の内壁面に前記コア基材の一方の面に形成される配線パターンに接続するように第1のめっき皮膜を形成する第1のめっき工程と、前記コア基材の両面に前記キャビティ孔を覆うようにレジスト膜を形成する工程と、前記コア基材の配線パターンに相当する部位及び前記キャビティ孔に対応し該キャビティ孔より小径の部位の前記レジスト膜を除去する露光現像工程と、前記レジスト膜をマスクとして、前記コア基材に露出した前記配線パターンに相当する部位及び前記キャビティ孔の内壁面に形成された前記第1のめっき皮膜上に第2のめっき皮膜を形成する第2のめっき工程と、前記コア基材の両面に形成されたレジスト膜を剥離させる工程と、前記第2のめっき皮膜をマスクとして、前記コア基材に露出した前記第1のめっき皮膜及びその下層の金属層の部位を除去する工程と、前記コア基材の配線パターンに相当する部位及びキャビティ孔の内壁面を覆う第2のめっき皮膜を除去する工程と、を含むことを特徴とする半導体パッケージ用回路基板の製造方法。
IPC (4件)：
H01L 21/60 301
, H01L 21/60 311
, H01L 23/12
, H05K 3/00
H01L 21/60 301 C
, H01L 21/60 311 S
, H05K 3/00 J
, H01L 23/12 W
, H01L 23/12 N
