特許
J-GLOBAL ID：200903063210554189

半導体装置の製法

発明者：
大野 圭一

大野 圭一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-239982
公開番号（公開出願番号）：特開平7-099236
出願日： 1993年09月27日
公開日（公表日）： 1995年04月11日
要約：
【要約】【目的】 同一の半導体基体上にメモリセル部と周辺回路部又はロジック部とを形成するASIC DRAMの製造にあたって、そのフォトレジスト工程数を減少させて、コストの低減化をはかる。【構成】 同一の半導体基体1の一主面上にメモリセル部20と周辺回路部又はロジック部、図示の例においてはロジック部21とを形成する半導体装置の製法において、メモリセル部20のみに閾値電圧調整用の不純物を導入する工程と、その後、このメモリセル部20の表面を酸化してリセス酸化膜5を形成する工程とを有する。
請求項（抜粋）：
同一の半導体基体の一主面上にメモリセル部とロジック部とを形成する半導体装置の製法において、上記メモリセル部のみに閾値電圧調整用の不純物を導入する工程と、その後、上記メモリセル部表面を酸化してリセス酸化膜を形成する工程とを有することを特徴とする半導体装置の製法。
IPC (7件)：
H01L 21/76 ,  H01L 21/82 ,  H01L 21/316 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8242 ,  H01L 27/108
FI (5件)：
H01L 21/76 M ,  H01L 21/82 B ,  H01L 21/94 A ,  H01L 27/08 102 B ,  H01L 27/10 325 R
引用特許：
出願人引用 (10件)
全件表示
審査官引用 (1件)

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