特許
J-GLOBAL ID：200903063315712057
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-350542
公開番号（公開出願番号）：特開2006-165073
出願日： 2004年12月03日
公開日（公表日）： 2006年06月22日
要約：
【課題】 半導体装置における半導体チップの積層を容易に実現できる。【解決手段】 それぞれ2つのシリコンチップが、スルーホール1c,2c内に配置した導電性ペースト8を介して接続された表裏面の複数の電極を有するとともに、表面1a,2aの複数の電極は、隣り合った複数の電極と連結配線1g,2gを介して接続された電極を含んでおり、かつ連結配線1g,2gにはこの連結配線1g,2gを切断可能なヒューズ素子1k,2kが接続され、さらに各シリコンチップが有する複数の信号用の配線1h,2hにおいて、配線1h,2hと接続する連結配線1g,2gのヒューズ素子1k,2kが切られて配線1h,2hの経路が選択されていることにより、複数のシリコンチップを積層して実装する際に、重ねるシリコンチップの層ごとに接続を選択することができ、シリコンチップ(半導体チップ)の積層化を容易にすることができる。【選択図】 図9
請求項（抜粋）：
それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第1シリコンチップと、
前記第1シリコンチップ上に積層され、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第2シリコンチップと、
前記第1シリコンチップと電気的に接続する配線基板と、
前記配線基板に設けられた複数の外部端子とを有し、
前記第1または第2シリコンチップに形成された複数の信号用の配線のうち、少なくとも1つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子が電気的に切られて前記配線の経路が選択されていることを特徴とする半導体装置。
IPC (5件)：
H01L 25/18
, H01L 25/07
, H01L 25/065
, H01L 27/00
, H01L 23/52
H01L25/08 Z
, H01L27/00 301C
, H01L27/00 301W
, H01L23/52 C
