特許
J-GLOBAL ID：200903063333355580
絶縁ゲート型バイポーラトランジスタ
発明者：
出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-158828
公開番号（公開出願番号）：特開2007-329270
出願日： 2006年06月07日
公開日（公表日）： 2007年12月20日
要約：
【課題】トレンチゲート構造であって、いわゆる短冊形セル構造とされたIGBTにおいて、一部の短冊形セルへの電流集中を緩和し、ラッチアップを抑制する。【解決手段】P型コレクタ層2の上にN-型ドリフト層4が位置し、N-型ドリフト層4の内部表面側に位置するP型ベース層5を有する半導体基板1と、半導体基板1の表面1a側にP型ベース層5に隣接して形成されたトレンチ6に埋め込まれたゲート電極8と、P型ベース層5の内部表面側に位置するN+型エミッタ層9およびP+型ボディ層10とを備え、半導体基板1の平面レイアウトにおいて、ゲート電極8がストライプ状に配置され、ゲート電極8の長手方向で、P型ベース層5が間隔をおいて複数配置されているIGBTに対して、隣り合うP型ベース層5同士を電気的に接続するように、P+型ボディ層10を、P型ベース層5の内部から隣のP型ベース層5の内部まで連続させた形状とする。【選択図】図1
請求項（抜粋）：
第1導電型の第1半導体層(2)、前記第1半導体層(2)の上に位置する第2導電型の第2半導体層(4)および前記第2半導体層(4)の内部表面側に位置する第1導電型の第3半導体層(5)を有し、前記第3半導体層(5)が位置する側の面を表面(1a)とする半導体基板(1)と、
前記半導体基板の表面(1a)から前記第3半導体層(5)よりも深く形成され、前記第3半導体層(5)に隣接するトレンチ(6)と、
前記トレンチ(6)の内部に、ゲート絶縁膜(7)を介して、埋め込まれたゲート電極(8)と、
前記第3半導体層(5)の内部表面側に配置され、前記トレンチ(6)に接する第2導電型の第4半導体層(9)と、
前記第3半導体層(5)の内部表面側であって、前記第4半導体層(9)とは異なる位置に配置された第1導電型の第5半導体層(10)と、
前記第5半導体層(10)を介して前記第3半導体層(5)と電気的に接続され、かつ、前記第4半導体層(9)と電気的に接続された第1電極(12)と、
前記第1半導体層(2)と電気的に接続された第2電極(13)とを備え、
前記半導体基板の表面(1a)を真上から見たときの平面レイアウトにおいて、前記ゲート電極(8)が、一方向に細長い形状で、ストライプ状に複数配置されており、前記第3半導体層(5)が、隣り合う前記ゲート電極(8)の間に、前記ゲート電極(8)の延長方向で間隔をおいて、複数配置されている絶縁ゲート型バイポーラトランジスタであって、
前記第5半導体層(10)は、前記ゲート電極(8)の延長方向で、前記第3半導体層(5)の内部から隣の前記第3半導体層(5)の内部まで連続する形状であることを特徴とする絶縁ゲート型バイポーラトランジスタ。
IPC (2件)：
FI (4件)：
H01L29/78 652C
, H01L29/78 653A
, H01L29/78 655A
, H01L29/78 655F
