特許
J-GLOBAL ID:200903063375836618
半導体装置の製造方法および半導体装置
発明者:
,
,
出願人/特許権者:
代理人 (6件):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
公報種別:公開公報
出願番号(国際出願番号):特願2003-010133
公開番号(公開出願番号):特開2004-221498
出願日: 2003年01月17日
公開日(公表日): 2004年08月05日
要約:
【課題】配線間容量を低減し、ポーラス膜(層間絶縁膜)に信頼性の高いデュアルダマシン構造の配線を形成する。【解決手段】半導体基板上の絶縁膜に下層配線を形成する、保護膜を形成し、保護膜に第1ポーラス膜、第1非ポーラス膜、第2ポーラス膜、第2非ポーラス膜の多層構造膜を形成する、レジストマスクを用いて多層構造膜をドライエッチングしてビアホール、配線溝を形成する、レジストマスクを除去する、ビアホール底に露出した保護膜を除去する、ビアホール、配線溝にデュアルダマシン構造の上層配線を形成する、工程を含み、第1非ポーラス膜は少なくとも2つの層を有し、第1ポーラス膜側に位置する第1層が保護膜に対してエッチング選択比の高い材料、この第1層より第2ポーラス膜側に位置する第2層がレジストマスクと第2ポーラス膜に対してエッチング選択比の高い材料、からなる積層膜を用いる。【選択図】 図5
請求項(抜粋):
半導体基板上の絶縁膜に下層配線をその表面の一部が露出するように形成する工程と、
前記下層配線の露出部を含む前記絶縁膜表面に保護膜を形成する工程と
前記保護膜表面に第1ポーラス膜、第1非ポーラス膜、第2ポーラス膜および第2非ポーラス膜をこの順序で積層して多層構造膜を形成する工程と、
レジストマスクを用いた前記多層構造膜のドライエッチング処理によって前記第1ポーラス膜および第1非ポーラス膜にビアホールを形成し、前記第2ポーラス膜および第2非ポーラス膜に前記ビアホールと連通する配線溝を形成する工程と、
前記レジストマスクを除去する工程と、
前記レジストマスクを除去した後に前記ビアホール底に露出した前記保護膜を除去する工程と、
前記ビアホールおよび配線溝に配線材料を埋め込むことにより前記下層配線と接続されるデュアルダマシン構造の上層配線を形成する工程と
を含む半導体装置の製造にあたり、
前記第1非ポーラス膜として、少なくとも2つの層を有し、前記第1ポーラス膜側に位置する第1層が前記保護膜に対してエッチング選択比の高い材料からなり、この第1層より前記第2ポーラス膜側に位置する第2層が前記レジストマスクおよび前記第2ポーラス膜に対してエッチング選択比の高い材料からなる積層膜を用いることを特徴とする半導体装置の製造方法。
IPC (2件):
FI (3件):
H01L21/90 N
, H01L21/314 M
, H01L21/90 A
Fターム (63件):
5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH12
, 5F033HH18
, 5F033HH21
, 5F033HH32
, 5F033HH33
, 5F033JJ01
, 5F033JJ08
, 5F033JJ09
, 5F033JJ11
, 5F033JJ12
, 5F033JJ18
, 5F033JJ21
, 5F033JJ32
, 5F033JJ33
, 5F033KK08
, 5F033KK09
, 5F033KK11
, 5F033KK12
, 5F033KK18
, 5F033KK21
, 5F033KK32
, 5F033KK33
, 5F033MM01
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033PP15
, 5F033PP27
, 5F033PP28
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ21
, 5F033QQ25
, 5F033QQ37
, 5F033QQ48
, 5F033RR01
, 5F033RR02
, 5F033RR04
, 5F033RR05
, 5F033RR06
, 5F033RR11
, 5F033RR14
, 5F033RR15
, 5F033RR22
, 5F033RR25
, 5F033RR29
, 5F033SS21
, 5F033TT04
, 5F033XX00
, 5F033XX24
, 5F058AD05
, 5F058AH02
, 5F058BD01
, 5F058BD09
, 5F058BD18
, 5F058BD19
, 5F058BJ02
引用特許:
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