特許
J-GLOBAL ID：200903063437425067
ソース装置のミラーリングを非同期的に更新するための装置および方法
発明者：
出願人/特許権者：
代理人 (1件)：
社本 一夫 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-541592
公開番号（公開出願番号）：特表2003-517652
出願日： 1999年03月29日
公開日（公表日）： 2003年05月27日
要約：
【要約】CPUと、このCPUに結合された第1の記憶システムと、第2の記憶システムと、この第2の記憶システムを第1の記憶システムに結合する通信リンクとを含むコンピュータシステムにおいて、CPUにより第1の記憶システムに書き込まれたデータの複数ユニットを、第2の記憶システムに対し非同期的にミラーリングさせるための方法および装置。発明の1つの態様では、CPUは、データのユニットを、第1の順序で第1の記憶システムに書き込み、このデータのユニットは、この第1の順序とは異なる第2の順序で、通信リンクを通じ、第1の記憶システムから第2の記憶システムに非同期的に送信される。もう1つの態様では、このデータのユニットは、このデータのユニットが第2の記憶システムで受け取られる順序から独立した順序で、第2の記憶システムにコミットされる。発明の更なる態様では、情報のパケットが、このデータのユニットが目標記憶システムにコミットされるべきコミットメント順序を特定すべく、通信リンクを通じ、目標記憶システムに送信される。発明のもう1つの態様では、このデータのユニットの各々の単一コピーが、非同期的ミラーリングをサポートすべくコピーをキューにバッファすることなく、第1の記憶装置内に書き込まれる。更なる態様では、第1の記憶システム内の記憶位置が、複数の整合セットに組織され、このデータのユニットは、各整合セットが、或る時点で第1の記憶システム内のこの整合セットの有効描写と整合する第2の記憶システム内の描写を持つように、通信リンクを通じ、非同期的に送信される。
請求項（抜粋）：
中央処理装置(CPU)と、このCPUに結合された第1の記憶システムと、第2の記憶システムと、この第2の記憶システムを第1の記憶システムに結合する通信リンクと、を含むコンピュータシステムにおいて、CPUによって第1の記憶システムに書き込まれたデータの複数ユニットを、第2の記憶システムに対し、非同期的にミラーリングさせる方法であって、CPUがデータのユニットを第1の記憶システムに第1の順序で書き込み: (A)データのユニットを第1の記憶システムに記憶させるステップと、 (B)データのユニットを、通信リンクを通じて、第1の記憶システムから第2の記憶システムに、第1の順序とは異なる第2の順序で、非同期的に送信するステップとを備える方法。
IPC (4件)：
G06F 12/00 533
, G06F 12/00 546
, G06F 3/06 304
, G06F 12/16 310
G06F 12/00 533 J
, G06F 12/00 546 M
, G06F 3/06 304 B
, G06F 12/16 310 J
5B018GA04
, 5B018HA04
, 5B018KA03
, 5B065BA01
, 5B065CA07
, 5B065CC08
, 5B065CE11
, 5B065CE22
, 5B065CH01
, 5B065EA35
, 5B082DE05
, 5B082GA14
, 5B082GB02
, 5B082HA03
