特許
J-GLOBAL ID：200903063441722009

半導体装置およびその製造方法

発明者：
堤 聡明

堤 聡明 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-331716
公開番号（公開出願番号）：特開平7-193237
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】 本発明はリーク電流の発生が抑制された、サリサイド構造を有するLDDMOSFETを得ることを最も主要な特徴とする。【構成】 シリコン基板1の上にゲート電極4が設けられる。シリコン基板1の主表面中であって、ゲート電極4の両側に1対のソース/ドレイン層5が設けられる。一対のソース/ドレイン層5の表面に、CoSi2 で示される金属シリサイド膜11が設けられる。金属シリサイド膜11の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差は、30nm未満にされている。
請求項（抜粋）：
シリコン基板と、前記シリコン基板の上に設けられたゲート電極と、前記シリコン基板の主表面中であって、前記ゲート電極の両側に設けられた一対のソース/ドレイン層と、前記一対のソース/ドレイン層の表面に設けられ、一般式MeSi2 (式中、Meは金属を表わす)で示される金属シリサイド膜と、を備え、前記金属シリサイド膜の最大膜厚部分の膜厚と、最小膜厚部分の膜厚との差が30nm未満にされている、半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301
引用特許：
審査官引用 (20件)
  • 特開平2-211622
  • 特開平4-037167
  • 特開昭63-284862
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