不揮発性半導体メモリ装置のプログラム方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-392705
公開番号（公開出願番号）：特開2002-245785
出願日： 2001年12月25日
公開日（公表日）： 2002年08月30日
要約：

【要約】【課題】プログラムディスターブを防止できる不揮発性半導体メモリ装置のプログラム方法を提供すること。【解決手段】ポケットPウェル領域に形成されたメモリセルアレイを有する。ビットラインセットアップ区間の後に、そして、プログラム区間の前に、ポケットPウェル領域はフローティング状態でキャパシタンスカップリングによって短時間内にマイナス電圧でバイアスされる。ポケットPウェル領域をマイナス電圧でバイアスすることによって、隣接したメモリセルの間の寄生MOSトランジスタ及びストリング選択トランジスタのしきい値電圧が増加する。これは寄生MOSトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流が遮断され得ることを意味する。

請求項（抜粋）：

第1導電型の半導体基板に形成された第2導電型の第1ウェル領域と、この第1ウェル領域の内部に形成された第1導電型の第2ウェル領域と、この第2ウェル領域に形成された複数のストリングからなるメモリセルアレイであって、前記各ストリングは対応するビットラインに連結されたドレインを有する第1選択トランジスタ、共通ソースラインに連結されたソースを有する第2選択トランジスタ、そして、前記第1選択トランジスタのソースと前記第2選択トランジスタのドレインの間に直列連結された複数のメモリセルで構成されたメモリセルアレイと、前記ストリングの第1選択トランジスタに共通連結された第1選択ラインと、前記ストリングの第2選択トランジスタに共通連結された第2選択ラインと、前記各ストリングのメモリセルに各々連結された複数のワードラインと、前記ストリングの各々に対応するビットラインに各々連結され、前記メモリセルアレイにプログラムされるデータビットを臨時に貯蔵するページバッファとを含む不揮発性半導体メモリ装置をプログラムする方法において、前記第2ウェル領域が第1供給電圧でバイアスされた状態で、前記ページバッファに貯蔵されたデータビットに従って、前記第1供給電圧及びこの第1供給電圧より高い第2供給電圧のうち、いずれか1つを前記ビットラインに各々供給する段階と、前記第2ウェル領域がフローティング状態に維持されるように前記第2ウェル領域に印加される前記第1供給電圧を遮断する段階と、前記第2ウェル領域と前記共通ソースラインとの間のカップリングキャパシタンス及び前記第2ウェル領域と前記第1ウェル領域との間のカップリングキャパシタンスのうち、いずれか1つを通じて前記第2ウェル領域を前記第1供給電圧より低いカップリング電圧でバイアスする段階と、前記フローティング状態の第2ウェル領域が前記カップリング電圧でバイアスされた状態で、前記ワードラインのうち、選択されたワードラインにプログラム電圧を供給する段階とを含むことを特徴とする不揮発性半導体メモリ装置のプログラム方法。

IPC (7件)：

G11C 16/02 , G11C 16/04 , H01L 21/8247 , H01L 27/10 481 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (6件)：

H01L 27/10 481 , G11C 17/00 611 F , H01L 27/10 434 , H01L 29/78 371 , G11C 17/00 611 E , G11C 17/00 622 E

Fターム (23件)：

5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD04 , 5B025AD09 , 5B025AE08 , 5F083EP02 , 5F083EP22 , 5F083EP76 , 5F083ER22 , 5F083ER29 , 5F083GA06 , 5F083LA20 , 5F083NA02 , 5F101BA01 , 5F101BB02 , 5F101BD02 , 5F101BD31 , 5F101BD34 , 5F101BD36 , 5F101BD37 , 5F101BE07 , 5F101BF09

引用特許：

審査官引用 (3件)

特開平3-088199
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平5-188843 出願人：株式会社東芝
NAND型フラッシュメモリ素子のプログラム方法
公報種別：公開公報出願番号：特願2000-019874 出願人：三星電子株式会社

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