特許

J-GLOBAL ID：200903063725803939

半導体装置及びその製造方法

発明者： 江崎 豪彌
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-071151
公開番号（公開出願番号）：特開2001-267557
出願日： 2000年03月14日
公開日（公表日）： 2001年09月28日
要約：

【要約】【課題】 ゲート長の短縮化に対応した微細な半導体装置及びその製造方法を提供する。【解決手段】 Si基板1上の埋め込みゲート電極3の側面には側壁絶縁膜6が形成されている。さらに、埋め込みゲート電極3に対して自己整合的に形成されたトレンチ型の素子分離用絶縁膜10が埋め込みゲート電極3よりも高い位置まで設けられ、側壁絶縁膜6と素子分離用絶縁膜10の間に高濃度ソース・ドレイン拡散領域12に接触するソース・ドレインコンタクト13が形成されている。ソース・ドレインコンタクト13と素子分離用絶縁膜10とを埋め込みゲート電極3に対して自己整合的に形成しているので、マスク合わせのためのマージンが不要になり、活性領域全体,あるいはソース・ドレインコンタクト13や高濃度ソース・ドレイン領域12のゲート長方向の寸法を縮小することができる。

請求項（抜粋）：

半導体基板の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成された埋め込みゲート電極と、上記埋め込みゲート電極の上に形成された上部絶縁膜と、上記埋め込みゲート電極及び上部絶縁膜の側面に形成された側壁絶縁膜と、上記埋め込みゲート電極に対して自己整合していて、上面が埋め込みゲート電極よりも上方に位置し、下面が少なくともゲート長方向の断面においては上記半導体基板の上面よりも下方に位置しているトレンチ型の素子分離用絶縁膜と、上記半導体基板内における上記埋め込みゲート電極の側方に位置する領域に形成されたソース・ドレイン拡散領域と、上記側壁絶縁膜と上記素子分離用絶縁膜との間に設けられ、上記ソース・ドレイン拡散領域に接触するように上記埋め込みゲート電極に対して自己整合しているソース・ドレインコンタクトとを備えている半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/768

FI (3件)：

H01L 21/28 L ,  H01L 29/78 301 P ,  H01L 21/90 C

Fターム (61件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB14 ,  4M104BB18 ,  4M104CC01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD07 ,  4M104DD08 ,  4M104DD09 ,  4M104DD16 ,  4M104DD17 ,  4M104FF14 ,  4M104FF18 ,  4M104FF22 ,  4M104GG09 ,  4M104HH14 ,  5F033HH04 ,  5F033HH08 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033NN07 ,  5F033NN40 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ24 ,  5F033QQ31 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS15 ,  5F033TT08 ,  5F033XX03 ,  5F033XX15 ,  5F040DA01 ,  5F040DA21 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC08 ,  5F040EC10 ,  5F040EC13 ,  5F040ED03 ,  5F040EF02 ,  5F040EH02 ,  5F040EH07 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FA05 ,  5F040FB02 ,  5F040FB05 ,  5F040FC10 ,  5F040FC13

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-203369   出願人：日本電気株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-185452   出願人：株式会社東芝