特許
J-GLOBAL ID：200903063731651563
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 勇
公報種別：公開公報
出願番号（国際出願番号）：特願平9-217571
公開番号（公開出願番号）：特開平11-068096
出願日： 1997年08月12日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 ゲート酸化膜の信頼性の低下、フォトリソグラフィーの回数の増加、及びCjのばらつきの増加を招くことなく、ソースドレイン領域-半導体基板間の接合容量Cjを低減する。【解決手段】 本発明に係る半導体装置は、p型シリコン基板1表面上に形成されたゲート酸化膜4と、ゲート酸化膜4の両側のp型シリコン基板1内に形成されたn+ ソースドレイン領域13と、ゲート酸化膜4の直下のp型シリコン基板1内にゲート酸化膜4から一定距離を隔てて形成されたパンチスルーストッパー3とを備え、n+ ソースドレイン領域13の底面に接するノンドープシリコン層11がp型シリコン基板1内に設けられている。
請求項（抜粋）：
半導体基板表面上に形成されたゲート絶縁膜と、このゲート絶縁膜の両側の前記半導体基板内に形成されたソースドレイン領域と、前記ゲート絶縁膜の直下の前記半導体基板内に当該ゲート絶縁膜から一定距離を隔てて形成されたパンチスルーストッパーとを備えた半導体装置において、前記ソースドレイン領域の底面に接するノンドープシリコン層が前記半導体基板内に設けられたことを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 301 X
, H01L 29/78 301 H
, H01L 29/78 301 Y
