特許
J-GLOBAL ID：200903063862790674

スケーラブルな自己整合されたデュアルフローティングゲートメモリセルアレイおよび前記アレイの形成方法

発明者：
ユアン,ジャック エイチ.

ユアン,ジャック エイチ. について

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ハラリ,エリヤホウ

ハラリ,エリヤホウ について

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フォング,ユーピン ケイ.

フォング,ユーピン ケイ. について

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サマチサ,ジョージ

サマチサ,ジョージ について


出願人/特許権者：
サンディスク コーポレイション

サンディスク コーポレイション について


代理人 (1件)： 井ノ口 壽
公報種別：公表公報
出願番号（国際出願番号）：特願2003-519998
公開番号（公開出願番号）：特表2004-538644
出願日： 2002年08月07日
公開日（公表日）： 2004年12月24日
要約：
半導体基板表面上に誘電体薄膜層をまず成長させ、次いで、ドープされたポリシリコンなどの導電性材料からなる層を上記誘電体層上に成膜することにより不揮発性メモリ集積回路が形成される。次いで、この導電性材料は分離されて、個々のフローティングゲートからなる行と列に変えられる。基板内のセルソース拡散層とドレイン拡散層が行の両端にわたって連続して細長く形成される。フローティングゲートの行間で成膜された電界誘電体により行間の電気絶縁が得られる。拡散層の導電性を中断することなく行間にそれらの長さに沿って浅いトレンチを設けるようにしてもよい。誘電体材料で充填された深いトレンチが電気絶縁として基板内のアレイ回路と周辺回路間に形成される。フローティングゲートとコントロールゲート間の電界結合面積を増やす様々な技術が含まれる。その他の技術によって、コントロールゲート間の誘電体の厚さが増し、コントロールゲート間の電界結合の低減が図られる。別の技術により、フローティングゲート間に遮蔽部を設けるためにコントロールゲートが用いられる。
請求項（抜粋）：
不揮発性メモリにおいて、 半導体基板上に形成される電荷記憶素子アレイと、 前記アレイの両端にわたって少なくとも1つの方向に前記電荷記憶素子間に配置される電界誘電体材料と、 導電性コントロールゲートと電荷記憶素子との間に誘電体層を備えて、前記少なくとも1つの方向に前記電荷記憶素子アレイの頂部の両端にわたって延在する導電性コントロールゲートであって、前記電荷記憶素子のうちの隣接する電荷記憶素子間で前記電界誘電体に形成されるスロットの中へ下方へ突き出す導電性コントロールゲートとを有し、前記コントロールゲートの下方へ向かう部分が、前記1つの方向に隣接する電荷記憶素子間に電気的遮蔽部を設けることを特徴とする不揮発性メモリ。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (23件)：
5F083EP09 ,  5F083EP24 ,  5F083EP35 ,  5F083EP55 ,  5F083EP77 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083LA16 ,  5F083NA01 ,  5F083NA03 ,  5F083PR36 ,  5F083PR40 ,  5F101BA07 ,  5F101BA29 ,  5F101BA36 ,  5F101BB04 ,  5F101BD10 ,  5F101BD22 ,  5F101BD33 ,  5F101BD35 ,  5F101BH09
引用特許：
審査官引用 (4件)
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