ワードオリエンテッドプロセッシングシステム

発明者：
出願人/特許権者：
代理人 (1件)：杉村暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-000883
公開番号（公開出願番号）：特開平6-314494
出願日： 1994年01月10日
公開日（公表日）： 1994年11月08日
要約：

【要約】【目的】強誘電体メモリを具えたワードオリエンテッドプロセッシングシステムに必要とされるスイッチング素子の数を減少させることにある。【構成】強誘電体メモリは行及び列に配置された複数のメモリユニット410a,b,C,dを具える。各メモリユニットは例えば8又は16ビットのプロセッサデータワードを記憶するものでってビットライン接続点416a,418a,420a,422aと第1スイッチング素子432a,434a,436a,438aと、強誘電体キャパシタ424a,426a,428a,430aと、共通ノード414aとを順に含む複数の直列接続を含む。各ユニット内の共通ノードを第1スイッチング素子440aを経てこのユニットのプレートライン接続点に接続する。プロセッサが1ワードの全ビットを1つのメモリユニットに1度に書込み、読出す。1つのユニットの書込み又は読出し中、第1及び第2スイッチング素子が他のユニット内のキャパシタにパルスが印加されるのを阻止する。

請求項（抜粋）：

強誘電体メモリにインタフェースされるプロセッシングユニットを具えたワードオリエンテッドプロセッシングシステムであって、前記強誘電体メモリが同一メモリユニットの行及び列から成るマトリクスに構成され、各列がアクセスパルスを供給する各別のプレートラインを具え、各メモリユニットが、当該ユニットが属する列のビットライン接続点とプレートラインとの間に接続された、第1スイッチング素子と、強誘電体キャパシタと、第2スイッチング素子とを順に含む直列接続を具え、前記メモリが更に前記プロセッシングユニットにより選択されたメモリユニットの第1及び第2スイッチング素子を駆動してこのメモリユニットを経る電荷転送路を設定する手段を具えているものにおいて、各メモリユニットは複数個の前記直列接続を具え、この複数個の直列接続が一つの第2スイッチング素子を共有するものとし、且つ当該システムは、1ワードの各別の情報ビットを前記プロセッシングユニットにより選択されたメモリユニット内の各別の直列接続内の各別の強誘電体キャパシタの分極として書込み且つ/又読出すと共に、前記ワードの情報ビットをそのメモリユニットと前記プロセッシングユニットとの間で並列にひとまとめに転送するアクセス手段を具えていることを特徴とするワードオリエンテッドプロセッシングシステム。

IPC (2件)：

G11C 14/00 , G11C 11/22

引用特許：

審査官引用 (4件)

特開平4-285788
特開昭58-062893
強誘電体回路用動的調節基準電圧
公報種別：公開公報出願番号：特願平4-211063 出願人：ナショナルセミコンダクタコーポレイション

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