半導体装置の製造方法

発明者： , , , , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-303368
公開番号（公開出願番号）：特開2006-100839
出願日： 2005年10月18日
公開日（公表日）： 2006年04月13日
要約：

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。【解決手段】ソース/ドレイン領域の一方になり、かつビット線にもなる第1の不純物拡散層24の上に、第1の半導体層11、チャネル半導体層12、ソース/ドレイン領域の他方になり、かつストレージノード26にもなる第2の導電層13が設けられている。第2の導電層13の上にキャパシタ絶縁膜13が設けられる。キャパシタ絶縁膜13を介在させて、ストレージノード26の上にセルプレート22が設けられている。【選択図】図2

請求項（抜粋）：

ビット線とワード線の交点に設けられたストレージノード、キャパシタ絶縁膜およびセルプレート電極からなるキャパシタにゲートトランジスタによって、情報を記憶させる半導体装置の製造方法であって、誘電体と半導体層が順にその上に形成された基板を準備する工程と、前記半導体層の表面中にソース/ドレイン領域の一方になり、かつ前記ビット線にもなる第1導電型の不純物を含む第1の導電層を形成する工程と、前記基板の上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜の上に、前記ワード線にもなる、上面と下面を有するゲート電極を形成する工程と、前記ゲート電極を覆うように前記基板の上に第2の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通し、前記第1の導電層の表面に達するコンタクトホールを形成する工程と、前記コンタクトホールの側壁面をゲート絶縁膜で被覆する工程と、前記第1の導電層の表面に接触するように、かつ前記コンタクトホール内を埋込むように、前記基板の上に第2の半導体層を形成する工程と、前記第2の半導体層の表面に、第1導電型の不純物を注入する工程と、前記第2の半導体層の表面に注入された前記不純物を該第2の半導体層中に拡散させ、かつ前記第1の導電層から前記第2の半導体層中に、前記第1の導電層中に含まれる前記不純物を拡散させ、それによって、前記第2の半導体層中に、ソース/ドレイン領域の他方であり、かつ前記ストレージノードにもなる領域と、該ソース/ドレイン領域の他方と前記ソース/ドレイン領域の一方との間に挟まれるチャネル領域を形成する工程と、前記ソース/ドレイン領域の前記他方の上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を介在させて、前記ストレージノードの上にセルプレートを形成する工程と、を備えた半導体装置の製造方法。

IPC (2件)：

H01L 21/824 , H01L 27/108

FI (7件)：

H01L27/10 671A , H01L27/10 671C , H01L27/10 681A , H01L27/10 681B , H01L27/10 651 , H01L27/10 621B , H01L27/10 321

Fターム (29件)：

5F083AD02 , 5F083AD06 , 5F083AD10 , 5F083AD21 , 5F083AD42 , 5F083AD56 , 5F083AD60 , 5F083AD63 , 5F083AD69 , 5F083GA03 , 5F083GA09 , 5F083GA10 , 5F083GA11 , 5F083GA18 , 5F083HA02 , 5F083JA14 , 5F083JA33 , 5F083JA35 , 5F083JA36 , 5F083JA38 , 5F083JA53 , 5F083KA01 , 5F083KA05 , 5F083LA13 , 5F083MA01 , 5F083PR01 , 5F083PR25 , 5F083PR40 , 5F083ZA28

引用特許：

出願人引用 (2件)

電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
公報種別：公開公報出願番号：特願平3-320383 出願人：株式会社東芝
特開平4-282865号公報

前のページに戻る