特許

J-GLOBAL ID：200903064038186004

半導体装置

発明者： 平野 優
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-205651
公開番号（公開出願番号）：特開2000-040747
出願日： 1998年07月21日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】ゲート絶縁膜の異なる2種類のMOS型トランジスタを内蔵させた半導体装置において、膜厚の厚いゲート膜を使用するMOS型トランジスタのホットキャリア耐性が低下し、長期信頼性の確保を困難にしていた。【解決手段】少なくとも膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端に、短チャネル効果防止用のポケット領域を有し、かつ膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端にはポケット領域を持たない構造をとる。【効果】所望のパンチスルー特性を確保したまま、ホットキャリア耐性に優れた、ゲート絶縁膜の異なる2種類のMOS型トランジスタを内蔵させた半導体装置を提供することが可能となる。

請求項（抜粋）：

ゲート絶縁膜厚の異なる2種類のMOS型トランジスタが同一基板上に設置される半導体装置において、少なくとも膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端に短チャネル効果防止用のポケット領域を有し、かつ膜厚の厚いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端にはポケット領域を持たないことを特徴とする半導体装置。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 27/08 102 B ,  H01L 29/78 301 L

Fターム (24件)：

5F040DA17 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EF02 ,  5F040EF18 ,  5F040EK01 ,  5F040EM02 ,  5F040EM05 ,  5F040FA08 ,  5F040FB02 ,  5F040FB04 ,  5F040FC13 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB16 ,  5F048BC05 ,  5F048BC06 ,  5F048BC07 ,  5F048BC19 ,  5F048BC20 ,  5F048BG12

引用特許：

審査官引用 (2件)

• 高電圧MOSトランジスタ及び低電圧MOSトランジスタを有する半導体デバイス及びその製造方法
  公報種別：公開公報   出願番号：特願平6-311400   出願人：テキサスインスツルメンツインコーポレイテツド
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-066615   出願人：松下電子工業株式会社