特許
J-GLOBAL ID：200903064085501384

半導体装置および半導体装置の製造方法

発明者：
寺谷 昭美

寺谷 昭美 について

, 
田原 賢治

田原 賢治 について

, 
横井 孝弘

横井 孝弘 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-264916
公開番号（公開出願番号）：特開2000-100940
出願日： 1998年09月18日
公開日（公表日）： 2000年04月07日
要約：
【要約】【課題】 複数層に配線膜を備え、各配線膜を接続するコンタクトホールと、半導体基板と接続するコンタクトホールとを備え、各コンタクトホールを同時に形成する場合、コンタクトホールの底部に位置する半導体基板のオーバーエッチを低減することができる半導体装置を得ることを目的とする。【解決手段】 半導体基板15上の第1の配線膜17と、第1の配線膜17を覆う第1の層間絶縁膜18と、第1の層間絶縁膜18上の第2の配線膜19と、第2の配線膜19を覆う第2の層間絶縁膜20と、第2の層間絶縁膜20、第2の配線膜19、第1の層間絶縁膜18を貫通して第1の配線膜17上に至る第1のコンタクトホール22と、第2の層間絶縁膜20、第1の層間絶縁膜18を貫通して半導体基板15上に至る第2のコンタクトホール23とを備え、第1の層間絶縁膜18の上面は、第1の配線膜17による段差が平坦化されている。
請求項（抜粋）：
上部に第1の配線膜が形成された半導体基板と、上記第1の配線膜を覆うように形成された第1の層間絶縁膜と、上記第1の層間絶縁膜上に形成された第2の配線膜と、上記第2の配線膜を覆うように形成された第2の層間絶縁膜とを備えた半導体装置において、上記第2の層間絶縁膜、上記第2の配線膜および上記第1の層間絶縁膜を貫通して上記第1の配線膜上に至る第1のコンタクトホールと、上記第2の層間絶縁膜および上記第1の層間絶縁膜を貫通して上記半導体基板上に至る第2のコンタクトホールとを備え、上記第1の層間絶縁膜の上面は、上記第1の配線膜による段差が平坦化されて成ることを特徴とする半導体装置。
IPC (3件)：
H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065
FI (3件)：
H01L 21/90 A ,  H01L 21/28 L ,  H01L 21/302 L
Fターム (51件)：
4M104BB01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD19 ,  4M104EE08 ,  4M104EE14 ,  4M104FF08 ,  4M104FF09 ,  4M104HH12 ,  5F004AA11 ,  5F004BA04 ,  5F004BA14 ,  5F004DA01 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB01 ,  5F004DB02 ,  5F004DB03 ,  5F004DB07 ,  5F004EA10 ,  5F004EA27 ,  5F004EA32 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004EB04 ,  5F033HH04 ,  5F033KK04 ,  5F033NN39 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ39 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS04 ,  5F033SS13 ,  5F033SS25 ,  5F033SS27 ,  5F033TT02 ,  5F033WW00 ,  5F033WW01 ,  5F033XX01 ,  5F033XX33
引用特許：
審査官引用 (2件)

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