特許

J-GLOBAL ID：200903064180491256

デ-タ処理装置とデ-タユニットを持つコンピュ-タシステム

発明者： ジョン・チャン
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 岡田 次生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-140579
公開番号（公開出願番号）：特開2000-047949
出願日： 1999年05月20日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】冗長な同期メモリをサポートする高信頼性のフォルトトレラント入出力制御装置を提供する。【解決手段】それぞれの論理ユニットは、プロセッサ、メモリおよびメモリコントローラを備える。マスタ入出力制御論理ユニットは、ホストサーバおよび外部周辺装置からの入出力トランザクションをサービスし、スレーブ入出力制御論理ユニットは、マスタ入出力制御論理ユニットがメモリ故障を体験するまで静止状態で動作する。故障が起こったとき、スレーブ入出力制御論理ユニットは入出力制御装置の操作を再開する。マスタメモリコントローラは、マスタおよびスレーブメモリの両方に同時にメモリ書き込み操作を実行する。同時発生のメモリ書き込み操作は、マスタからスレーブ出力制御論理ユニットへの切替がデータの損失なく起こるようにするため、両方の入出力制御論理ユニットが確実に整合性ある状態にあるようにする。

請求項（抜粋）：

データ処理装置およびデータユニットを持つコンピュータシステムであって、前記データ処理装置と前記データユニットとの間のデータ転送を制御し、第1のメモリデバイスを有する第1の制御装置と、前記データ処理装置と前記データユニットとの間のデータ転送を制御し、第2のメモリデバイスを有する第2の制御装置であって、前記第1および第2のメモリデバイスへの該第2の制御装置のアクセスをイネーブルするメモリコントローラを有する第2の制御装置と、を備えるコンピュータシステム。

IPC (2件)：

G06F 12/16 310 ,  G06F 13/00 301

FI (2件)：

G06F 12/16 310 J ,  G06F 13/00 301 P

引用特許：

出願人引用 (2件)

• 障害検出システム
  公報種別：公開公報   出願番号：特願平7-347785   出願人：ヒューレット・パッカード・カンパニー
• 外部記憶装置
  公報種別：公開公報   出願番号：特願平7-139781   出願人：株式会社日立製作所

審査官引用 (1件)

• 障害検出システム
  公報種別：公開公報   出願番号：特願平7-347785   出願人：ヒューレット・パッカード・カンパニー