特許
J-GLOBAL ID:200903064484858830
不揮発性半導体メモリ
発明者:
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出願人/特許権者:
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代理人 (1件):
鈴江 武彦 (外6名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-187051
公開番号(公開出願番号):特開2001-015718
出願日: 1999年06月30日
公開日(公表日): 2001年01月19日
要約:
【要約】【課題】 CMOS転送回路の縮小化とレイアウトの容易化を図る。【解決手段】 ワード線に所定の電位を転送するCMOS転送回路(トランスファゲート型、インバータ型)のレイアウトにおいて、PチャネルMOSトランジスタが形成されるN型ウェル領域32上では、ロウ方向に延びる信号線(ワード線に繋がる信号線及び制御信号線対Mx,MxB)56を第1配線層に配置し、カラム方向に延びる信号線(制御信号線BiFj及び信号線VBBBi)を第2配線層に配置し、NチャネルMOSトランジスタが形成されるP型ウェル領域33上では、カラム方向に延びる信号線(制御信号線BiFj及び信号線VBBBi)を第1配線層に配置し、ロウ方向に延びる信号線(ワード線に繋がる信号線及び制御信号線対Mx,MxB)57を第2配線層に配置する。
請求項(抜粋):
ワード線と、第1導電型の第1MOSトランジスタ及び第2導電型の第2MOSトランジスタから構成される転送回路と、前記ワード線と前記転送回路の出力端を接続する第1制御信号線と、前記転送回路の入力端に接続される第2制御信号線と、前記第2制御信号線に接続される第1デコーダと、前記転送回路に接続される第3制御信号線と、前記第3制御信号線に接続され、前記転送回路の動作を制御する制御信号を出力する第2デコーダとを具備し、前記第1制御信号線は、第1配線層内に配置される第1部分と前記第1配線層上の第2配線層内に配置される第2部分とから構成され、かつ、前記ワード線は、前記第1制御信号線の前記第1部分を経由して前記第1MOSトランジスタの第1拡散層に接続されることを特徴とする不揮発性半導体メモリ。
IPC (5件):
H01L 27/115
, H01L 27/10 481
, H01L 21/8247
, H01L 29/788
, H01L 29/792
FI (3件):
H01L 27/10 434
, H01L 27/10 481
, H01L 29/78 371
Fターム (15件):
5F001AA11
, 5F001AB02
, 5F001AD03
, 5F001AD61
, 5F001AE01
, 5F083EP00
, 5F083KA01
, 5F083KA10
, 5F083KA17
, 5F083LA05
, 5F083LA10
, 5F083MA06
, 5F083MA18
, 5F083MA19
, 5F083NA01
引用特許:
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