特許
J-GLOBAL ID：200903053866955630
半導体記憶装置及びそれを用いた半導体装置並びに電子機器
発明者：
出願人/特許権者：
代理人 (1件)：
井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-104751
公開番号（公開出願番号）：特開2000-003967
出願日： 1999年04月13日
公開日（公表日）： 2000年01月07日
要約：
【要約】【課題】 CMOSにより構成され、複数に分割されたメモリセルアレイ中の所定のメモリセル行を選択するためのサブデコーダを有する半導体記憶装置に関する。三素子で構成されるサブデコーダのブロック選択信号線とメインワード線の組み合わせにより生じる問題を解決し、サブデコーダの低面積化と高速化を実現する。【解決手段】 隣接する二つのサブデコーダに対して二つのメインワード線と、一つのブロック選択信号線を設けることで、隣接するサブデコーダのブロック選択信号を接続するフィールド領域を共有させる。また、メモリセル毎に設けられた接地電位配線をサブデコーダ領域上で接続し、さらに上層の接地電位配線と接続することで、サブデコーダ領域における接地電位配線の本数を低減させる。
請求項（抜粋）：
少なくとも複数行に配設されたメモリセルMCn、MCn+1、MCn+2、MCn+3(nは整数)と、前記メモリセルMCn、MCn+1、MCn+2、MCn+3に各々接続されて、当該メモリセルを選択するためのサブワード線SWLn、SWLn+1、SWLn+2、SWLn+3と、前記サブワード線SWLn、SWLn+1、SWLn+2、SWLn+3が各々従属された一組のメインワード線(MWLn-1、MWLn)、(MWLn+1、MWLn+2)、(MWLn+1、MWLn+2)、(MWLn+3、MWLn+4)と、前記サブワード線SWLn、SWLn+1、SWLn+2、SWLn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ALn、ALn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線(SWLn、SWLn+1)、(SWLn+2、SWLn+3)の中から1本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Sn、Sn+1、Sn+2、Sn+3と、を有し、前記サブ行選択手段Sn、Sn+1、Sn+2、Sn+3は、前記メインワード線MWLn-1が非活性、前記メインワード線MWLnが活性の時に、前記サブワード線Snを活性化し、前記サブワード線Snと少なくとも1本のサブ行アドレス信号線ALnとの間に設けられたトランスミッションゲートと、前記メインワード線MWLn-1が活性、前記メインワード線MWLnが非活性の時に、前記サブワード線Snを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線MWLn-1に接続され、ドレイン電極がサブワード線SWLnに接続され、ソース電極が接地線に接続された第1導電型の第1トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線MWLnに接続され、ソース電極がサブ行アドレス信号線ALnに接続され、ドレイン電極がサブワード線SWLnに接続された第1導電型の第2トランジスタと、ゲート電極がメインワード線MWLn-1に接続され、ソース電極がサブ行アドレス信号線ALnに接続され、ドレイン電極がサブワード線SWLnに接続された第2導電型の第1トランジスタと、を有し、前記サブ行選択手段Snの前記第2導電型の第1のトランジスタの前記サブ行アドレス信号線ALnに接続されるフィールド領域は、前記サブ行選択手段Sn+1の前記第2導電型の第1トランジスタの前記サブ行アドレス信号線ALnに接続されるフィールド領域と共有されることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, G11C 11/41
H01L 27/10 381
, G11C 11/34 301 E
