特許
J-GLOBAL ID：200903064490647337

半導体装置及びその製造方法、回路基板、電子機器

発明者：
紙透 真一

紙透 真一 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266146
公開番号（公開出願番号）：特開2001-094044
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
要約：
【要約】【課題】 実装体積や重量のコンパクト化を図り半導体チップサイズにて積層配置を行わせることができる半導体装置の製造方法及び半導体装置を提供する。【解決手段】 半導体チップにパターンを形成する第1の工程と、前記半導体チップに穴を形成する第2の工程と、前記穴の内壁面に遮蔽部を設ける第3の工程と、前記半導体チップにおける前記穴の先端側の面を研磨して前記穴を貫通孔とする第4の工程と、前記貫通孔の内壁面に導電部を形成する第5の工程と、を少なくとも有する。
請求項（抜粋）：
複数の半導体チップを積層した半導体装置において、前記複数の半導体チップは、貫通孔が形成されてなる第1の半導体チップと、貫通孔が形成されていない第2の半導体チップとからなり、前記第1の半導体チップに形成されてなる前記貫通孔の内壁面には導電部が形成されてなり、前記第1の半導体チップに形成されてなる前記導電部と前記第2の半導体チップに形成されてなる電極とが少なくとも電気的に接続するように複数の前記半導体チップが積層されてなることを特徴とする半導体装置。
IPC (4件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 27/00 301
FI (2件)：
H01L 27/00 301 B ,  H01L 25/08 B
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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