特許
J-GLOBAL ID：200903064499226539
不揮発性半導体メモリ装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-109873
公開番号（公開出願番号）：特開平8-064706
出願日： 1995年05月09日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 トランジスタ間の絶縁特性および動作劣化を防止しうる不揮発性メモリ装置の製造方法を提供する。【構成】 フィールド酸化膜220が形成された基板110の全面に第1誘電体層211および第1導電パターンを形成する。次に基板110の全面に第2誘電体層を形成し、周辺回路部Dの前記第2誘電体層、前記第1導電パターンおよび第1誘電体層211を選択的に食刻して基板110を露出させる。次に露出された基板110およびセル配列部Cの前記第2誘電体層上に第3誘電体層を形成した後全面に第2導電層を形成し、前記第2導電層、前記第2誘電体層、前記第3誘電体層および前記第1導電パターンをパタニングして周辺回路部Dのゲート電極312a、セル配列部Cの制御ゲート312b、浮遊ゲート311bおよび上部誘電体層230bを形成する。これにより、フィールド酸化膜220の厚み減少およびシリコン表面のピッティングが抑制される。
請求項（抜粋）：
メモリセル配列部と周辺回路部を有する不揮発性メモリ装置の製造方法において、半導体基板上にフィールド酸化膜を形成して素子形成領域および素子分離領域を形成する段階と、前記フィールド酸化膜が形成された基板の全面に第1誘電体層を形成する段階と、前記第1誘電体層上に第1導電層を形成する段階と、前記第1導電層をエッチングして前記メモリセル配列部に第1導電パターンを形成し、また前記周辺回路部の素子活性領域には前記第1導電層をそのまま残存させる段階と、前記第1導電パターンが形成された基板の全面に第2誘電体層を形成する段階と、前記周辺回路部に形成された前記第2誘電体層、第1導電パターンおよび第1誘電体層を選択的に食刻して前記周辺回路部の基板表面を露出させる段階と、前記露出された周辺回路部の基板およびセル配列部の第2誘電体層上に第3誘電体層を形成する段階と、前記第3誘電体層が形成されている基板の全面に第2導電層を形成する段階と、前記第2導電層、第2誘電体層、第3誘電体層および第1導電パターンを所定のパターンで一気にエッチングして前記第2導電層は前記周辺回路部のゲート電極と前記セル配列部の制御ゲートに、第1導電パターンは浮遊ゲートに、そして前記第2誘電体層は前記浮遊ゲートの上部誘電層になるように形成する浮遊ゲートおよび上部誘電層を形成する段階とを含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
IPC (9件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, C23F 1/00 102
, H01L 21/318
, H01L 21/8238
, H01L 27/092
, H01L 27/115
, H01L 27/10 481
H01L 29/78 371
, H01L 27/08 321 B
, H01L 27/10 434
