特許

J-GLOBAL ID：200903064556802061

半導体記憶装置

発明者： 富田 浩由
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-146942
公開番号（公開出願番号）：特開平10-340579
出願日： 1997年06月04日
公開日（公表日）： 1998年12月22日
要約：

【要約】 (修正有)【課題】バーストモード時の2ビットプリフェッチ動作を高速にした半導体記憶装置を提供する。【解決手段】奇数側のメモリセルアレイからのデータは、+1の演算回路の遅延時間を無視した早いタイミングでデータ保持回路にラッチし、出力端子に出力する。偶数側のメモリセルアレイからのデータは、与えられた列アドレスが偶数の時は上記と同じ早いタイミングでデータ保持回路にラッチし、列アドレスが奇数の時は+1の演算回路の遅延時間分遅らせてデータ保持回路にラッチする。その場合は、偶数側の出力データの出力端子への出力は奇数側の出力データの出力の後であるので、全体の出力動作に影響を与えない。

請求項（抜粋）：

外部から与えられた或いは内部で生成された第一の列アドレスに対応するメモリセルの第一のデータと、該第一の列アドレスを増加させた第二の列アドレスに対応するメモリセルの第二のデータとを連続して出力する2ビットプリフェッチ機能を有する半導体記憶装置において、奇数の列アドレスに対応するメモリセルを有する奇数側メモリセルアレイと、前記奇数側メモリセルアレイに対応する奇数側列アドレスデコーダと、前記奇数側メモリセルアレイからの読み出しデータを保持する奇数側データ保持回路と、偶数の列アドレスに対応するメモリセルを有する偶数側メモリセルアレイと、前記偶数側メモリセルアレイに対応する偶数側列アドレスデコーダと、前記偶数側メモリセルアレイからの読み出しデータを保持する偶数側データ保持回路とを有し、前記第一の列アドレスの最下位ビットが奇数の時は、前記奇数側データ保持回路の保持タイミングが、前記偶数側データ保持回路の保持タイミングより早いことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/407 ,  G11C 11/408

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 354 B

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-092751   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社