特許
J-GLOBAL ID：200903064683068075
平坦化均一性を改良する際の配線層埋め込み構造を伴う作製方法および半導体デバイス
発明者：
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出願人/特許権者：
代理人 (4件)：
浅村 皓
, 浅村 肇
, 安藤 克則
, 池田 幸弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-069868
公開番号（公開出願番号）：特開2004-282071
出願日： 2004年03月12日
公開日（公表日）： 2004年10月07日
要約：
【課題】半導体デバイスを製造する際のメタライゼーション処理において均一な平坦化を向上させる方法。【解決手段】一つの取り組み方はサイズ変化のある埋め込み構造を用い、そこではより小さな埋め込み構造(30a)を高アスペクト比の配線構造を有する配線領域(26a)の近くに形成し、より大きな埋め込み構造(30d)を、より小さなアスペクト比の配線領域(26d)の近くに位置させる。他の取り組み方では変化ある総数の開口部を有する埋め込み構造を設置するが、開口部が少数または無しの埋め込み構造は低アスペクト比の配線構造の近くに設置し、より多くの開口部を有する埋め込み構造をより高いアスペクト比の配線構造の近くに位置させる。【選択図】図2C
請求項（抜粋）：
半導体本体の上を覆って置かれた絶縁層;
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域において形成された第一の導電性配線構造;
第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さおよび当該第二の幅を含んでいて、当該第一のアスペクト比は当該第二のアスペクト比より大きい当該絶縁層の第二の配線領域において形成された第二の導電性配線構造;
埋め込み領域が当該第一と第二の配線領域の間にあり、第一の導電性埋め込み構造は当該デバイスにおける電気コンポーネントと電気的に絶縁されており、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一のパターンサイズを有する第一パターン内に配列された当該絶縁層の埋め込み領域において形成された第一の導電性埋め込み構造;及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一および第二のパターンサイズが異なる当該埋め込み領域内に形成された第二の導電性埋め込み構造:
を含む半導体デバイス。
IPC (2件)：
FI (2件)：
H01L21/88 K
, H01L21/82 W
5F033HH04
, 5F033HH08
, 5F033HH11
, 5F033LL04
, 5F033MM01
, 5F033UU03
, 5F033VV01
, 5F033XX01
, 5F064CC01
, 5F064CC21
, 5F064CC22
, 5F064CC23
, 5F064DD18
, 5F064DD24
, 5F064EE15
, 5F064EE22
, 5F064EE32
