特許

J-GLOBAL ID：200903064746162069

エッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法

発明者： 鄭 弘植 ,  梁 元碩 ,  金 奇南
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-260224
公開番号（公開出願番号）：特開2002-151588
出願日： 2001年08月29日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】 エッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法を提供する。【解決手段】 連続する製造過程中に不純物のガス抜けを考慮して多層回路の層間にエッチング阻止層が選択的に提供される。エッチング阻止層は、下地のスタッドと連結された上部層に形成された上層のスタッドを形成する間にアラインメントターゲットの役割をするように下地のスタッド上部に形成される。このような方式で多層回路、例えばメモリ素子は比較的稠密な配列で製造できる。

請求項（抜粋）：

第1絶縁膜と、前記第1絶縁膜内に形成された第1スタッドと、前記第1スタッドの上部に形成されたエッチング阻止層と、前記エッチング阻止層上部に形成された第2絶縁膜と、前記第2絶縁膜及び前記エッチング阻止層を通じて形成され、前記第1スタッドと電気的な接続がある第2スタッドとを備えることを特徴とする半導体素子。

IPC (4件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/8242 ,  H01L 27/108

FI (4件)：

H01L 21/90 C ,  H01L 27/10 681 F ,  H01L 27/10 621 C ,  H01L 21/302 A

Fターム (43件)：

5F004AA04 ,  5F004CA01 ,  5F004CA02 ,  5F004CA03 ,  5F004DA00 ,  5F004DA23 ,  5F004DA24 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004EA12 ,  5F004EA23 ,  5F004EA28 ,  5F004EB03 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033NN37 ,  5F033NN40 ,  5F033PP04 ,  5F033PP06 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033TT08 ,  5F033VV16 ,  5F083AD24 ,  5F083JA39 ,  5F083JA40 ,  5F083KA05 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22 ,  5F083PR42 ,  5F083PR52

引用特許：

出願人引用 (1件)

• 半導体集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-338301   出願人：株式会社日立製作所

審査官引用 (1件)

• 半導体集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-338301   出願人：株式会社日立製作所