特許

J-GLOBAL ID：200903064815937540

薄膜トランジスタおよびその製造方法

発明者： 石崎 守 ,  喜納 修 ,  中村 隆一 ,  大久保 透 ,  松原 亮平
出願人/特許権者： 凸版印刷株式会社
代理人 (6件)： 志賀 正武 ,  高橋 詔男 ,  渡邊 隆 ,  青山 正和 ,  鈴木 三義 ,  村山 靖彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-101402
公開番号（公開出願番号）：特開2006-286718
出願日： 2005年03月31日
公開日（公表日）： 2006年10月19日
要約：

【課題】 半導体材料の過剰な消費を抑制でき、適量な半導体材料にて製造が可能であるとともに、ソース電極とドレイン電極の間のリーク電流を抑制することができる薄膜トランジスタの提供。【解決手段】本発明の薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、前記絶縁基板と前記ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたソース電極とドレイン電極と半導体層とを有し、平面視的配置において、前記ソース電極が孤立島パターンに形成されており、前記ドレイン電極が前記ソース電極を取り囲むように配置されており、さらに前記ゲート電極が前記ソース電極と前記ドレイン電極との間隙を埋める位置に配置されてなる薄膜トランジスタであって、前記ドレイン電極の膜厚が1μm以上である。【選択図】 図1

請求項（抜粋）：

絶縁基板上に形成されたゲート電極と、前記絶縁基板と前記ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたソース電極とドレイン電極と半導体層とを有し、平面視的配置において、前記ソース電極が孤立島パターンに形成されており、前記ドレイン電極が前記ソース電極を取り囲むように配置されており、さらに前記ゲート電極が前記ソース電極と前記ドレイン電極との間隙を埋める位置に配置されてなる薄膜トランジスタであって、前記ドレイン電極の膜厚が1μm以上であることを特徴とする薄膜トランジスタ。

IPC (7件)：

H01L 29/786 ,  H01L 21/28 ,  H01L 51/05 ,  H01L 29/41 ,  H01L 29/417 ,  H01L 29/423 ,  H01L 29/49

FI (8件)：

H01L29/78 616T ,  H01L21/28 301R ,  H01L29/78 617J ,  H01L29/78 618B ,  H01L29/28 ,  H01L29/44 L ,  H01L29/50 M ,  H01L29/58 G

Fターム (44件)：

4M104AA09 ,  4M104AA10 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB14 ,  4M104BB36 ,  4M104CC01 ,  4M104CC05 ,  4M104DD37 ,  4M104DD51 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104EE18 ,  4M104FF11 ,  4M104GG09 ,  4M104GG20 ,  5F110AA06 ,  5F110CC03 ,  5F110DD01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110EE24 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF27 ,  5F110GG05 ,  5F110GG23 ,  5F110GG28 ,  5F110GG42 ,  5F110HK02 ,  5F110HK32 ,  5F110HM02 ,  5F110HM04 ,  5F110NN04 ,  5F110NN27

引用特許：

審査官引用 (2件)

• 電界効果トランジスタ
  公報種別：公開公報   出願番号：特願2003-199686   出願人：三菱化学株式会社
• 液晶表示装置
  公報種別：公開公報   出願番号：特願平7-236210   出願人：株式会社半導体エネルギー研究所