特許
J-GLOBAL ID：200903064877982576
メモリ試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-263145
公開番号（公開出願番号）：特開平10-112199
出願日： 1996年10月03日
公開日（公表日）： 1998年04月28日
要約：
【要約】【課題】 共通の入出力ピンに多種のパターン信号を供給して試験を行なうメモリ試験装置において、各種のパターン信号を発生させるためのプログラムを簡素化し、プログラムの作成を簡易にし、安価に試験用プログラムを作成できるようにする。【解決手段】 1つのパターン選択を複数のレジスタと、このレジスタに書き込んで制御データを順次取り出す第1マルチプレクサMUX1と、この第1マルチプレクサで取り出した制御信号により目的とする順序に配列されたパターンデータを第2マルチプレクサによって得ることを目的とし、プログラムによることなく、所定の順序に配列されたパターン信号を発生させる。
請求項（抜粋）：
パターン発生器から出力される各種のパターンデータをパターン選択手段によって所望の配列の順序で取り出し、実波形を持つ試験パターン信号に変換して被試験メモリの各ピンに与える構成とされたメモリ試験装置において、上記パターン選択手段に複数のレジスタを設け、この複数のレジスタに上記パターン発生器から出力されるパターンデータを選択するための制御信号を記憶させ、この制御信号を任意に取り出し、この制御信号によってマルチプレクサを制御し、このマルチプレクサによって所望の配列の順序でパターンデータを取り出す構成としたことを特徴とするメモリ試験装置。
IPC (2件)：
G11C 29/00 657
, G01R 31/28
G11C 29/00 657 Z
, G01R 31/28 B
