特許

J-GLOBAL ID：200903064901415211

不揮発性半導体記憶装置、及びそのテスト方法

発明者： 紀伊 康之
出願人/特許権者： シャープ株式会社
代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平10-273242
公開番号（公開出願番号）：特開2000-100200
出願日： 1998年09月28日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 全メモリセルを書き込みまたは消去の状態に設定した後、全メモリセルの閾値が適正な範囲にあるかどうかを1回の測定で高速にテストすることのできる不揮発性半導体記憶装置を提供すること。【解決手段】 所定のテストモード時に、ワード線WLを選択するためのデコード信号HADを無効として、全ワード線を活性化するワード線選択回路10を備えた上位(行)アドレスデコーダ3と、第1の外部端子8と、上記活性化された全ワード線の電位を、上記第1の外部端子に与えられる電位によって制御するワード線電位切り替え回路7と、所定のテストモード時に、ビット線BLを選択するためのデコード信号LADを無効として、全ビット線をデータ出力線6に接続させるビット線選択回路11を備えた下位(列)アドレスデコーダ4と、第2の外部端子9と、上記全ビット線が接続されたデータ出力線6を、上記第2の外部端子9に接続する出力先切り替え回路SWTとを設ける。

請求項（抜粋）：

互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、該両線に接続される不揮発性メモリセルとを有する不揮発性半導体記憶装置に於いて、所定のテストモード時に、ワード線を選択するためのデコード信号を無効として、全ワード線を活性化する手段を備えた行アドレスデコーダと、第1の外部端子と、上記活性化された全ワード線の電位を、上記第1の外部端子に与えられる電位によって制御するワード線電位切り替え回路と、所定のテストモード時に、ビット線を選択するためのデコード信号を無効として、全ビット線をデータ出力線に接続する手段を備えた列アドレスデコーダと、第2の外部端子と、上記全ビット線が接続されたデータ出力線を、上記第2の外部端子に接続する出力先切り替え回路とを備えて成ることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

G11C 29/00 673 ,  G11C 29/00 ,  G01R 31/28 ,  G11C 16/06

FI (5件)：

G11C 29/00 673 V ,  G11C 29/00 673 P ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 17/00 631

Fターム (16件)：

2G032AA08 ,  2G032AB02 ,  2G032AC03 ,  2G032AD01 ,  2G032AE07 ,  2G032AE11 ,  2G032AK14 ,  5B025AA01 ,  5B025AC01 ,  5B025AD03 ,  5B025AD16 ,  5L106AA10 ,  5L106DD04 ,  5L106DD31 ,  9A001BB05 ,  9A001LL05

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-042417   出願人：株式会社東芝
• 特開平4-132100