特許
J-GLOBAL ID：200903064976068533
半導体装置のアラインメントキーパターンの形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-159577
公開番号（公開出願番号）：特開平9-017708
出願日： 1996年06月20日
公開日（公表日）： 1997年01月17日
要約：
【要約】【課題】 半導体装置のアラインメントキーパターンの形成方法を提供する。【解決手段】 半導体基板上のセルアレー及びアラインメントキーパターン形成領域のフィールド領域を限定する第1絶縁膜パターンを形成する段階と、前記第1絶縁膜パターンをマスクとして前記フィールド領域にトレンチを形成する段階と、前記半導体基板の全面に前記トレンチを埋込みながら第2絶縁膜を形成する段階と、前記セルアレー領域の活性領域と前記アラインメントキーパターン形成領域の全面に形成された前記第2絶縁膜を所定の深さで蝕刻する段階と、前記半導体基板の全面をエッチバックする段階と、前記半導体基板の全面に導電層を形成する段階と、前記導電層の全面にフォトレジストを塗布する段階とを含むことを特徴とする。
請求項（抜粋）：
半導体基板上のセルアレー及びアラインメントキーパターンの形成領域のフィールド領域を限定する第1絶縁膜パターンを形成する段階と、前記第1絶縁膜パターンをマスクとして前記フィールド領域にトレンチを形成する段階と、前記半導体基板の全面に前記トレンチを埋込みながら第2絶縁膜を形成する段階と、前記セルアレー領域の活性領域と前記アラインメントキーパターン形成領域の全面に形成された前記第2絶縁膜を所定の深さで蝕刻する段階と、前記半導体基板の全面をエッチバックする段階と、前記半導体基板の全面に導電層を形成する段階と、前記導電層の全面にフォトレジストを塗布する段階とを含むことを特徴とする半導体装置のアラインメントキーパターンの形成方法。
引用特許：
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