特許
J-GLOBAL ID：200903065031604230

半導体装置の製造方法

発明者：
吉森 正則

吉森 正則 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-278864
公開番号（公開出願番号）：特開2001-102578
出願日： 1999年09月30日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 ゲート電極の径を越えるコンタクトホールを該ゲート電極上に形成する。【解決手段】 工程(a)は、シリコン基板1上に絶縁膜2と拡散層3とを形成し、拡散層3の表面にゲート酸化膜を形成してパターンニングにより前記ゲート電極4を形成する。工程(b)で、拡散層3及びゲート電極4の表面にTiSi膜を形成し、該表面全体に酸化膜6を形成し、酸化膜6を研磨してゲート電極4の表面を露出させる。工程(c)で、上記ゲート電極4と酸化膜6の表面全体にWSi層7を形成し、上記WSi層7の表面にコンタクトホール11の径よりも大きな径を持つパターンをゲート電極4の位置を内包するようにパターニングする。工程(d)で、WSi層7を含む表面全体に酸化膜9及び層間膜10をこの順序で形成した後、上記パターニングしたWSi層7の上部にコンタクトホール11を開口する。
請求項（抜粋）：
MOS型トランジスタのゲート電極のためのコンタクトホールを形成する工程を有する半導体装置の製造方法に関し、前記半導体基板上に拡散層領域を選択的に形成する工程と、前形成された拡散層領域内のゲート電極の表面に、前記ゲート電極用に設けるコンタクトホール径よりも大きい径を持つ導電体のパターンを形成するパターニング工程を有することを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 21/8244 ,  H01L 27/11
FI (4件)：
H01L 21/28 301 T ,  H01L 29/78 301 P ,  H01L 21/90 B ,  H01L 27/10 381
Fターム (30件)：
4M104AA01 ,  4M104BB28 ,  4M104CC01 ,  4M104CC05 ,  4M104DD37 ,  4M104FF13 ,  4M104GG16 ,  4M104HH14 ,  5F033JJ28 ,  5F033KK28 ,  5F033NN03 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F040DA00 ,  5F040DC01 ,  5F040EA08 ,  5F040EC01 ,  5F040EC13 ,  5F040EC19 ,  5F040EH02 ,  5F040EK05 ,  5F040FC00 ,  5F083BS27 ,  5F083GA09 ,  5F083JA35 ,  5F083JA53 ,  5F083MA04 ,  5F083MA15 ,  5F083PR22
引用特許：
審査官引用 (6件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平8-140399   出願人：日本電気株式会社
  • 特開平3-205827
  • 特開平3-205827
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