オペアンプ回路

発明者：
出願人/特許権者：
代理人 (2件)：恩田博宣 , 恩田誠
公報種別：公開公報
出願番号（国際出願番号）：特願2006-147469
公開番号（公開出願番号）：特開2007-318571
出願日： 2006年05月26日
公開日（公表日）： 2007年12月06日
要約：

【課題】オフセット電圧の発生を好適に抑制することのできるオペアンプ回路を提供することにある。【解決手段】出力段回路30のトランジスタP3のドレインにソースが接続され、トランジスタN5のドレインにドレインが接続されるトランジスタP11を備えた。このトランジスタP11のゲートには、トランジスタN12のソースが接続される。このトランジスタN12のゲートには、第1入力信号IPが印加される。すなわち、トランジスタP3,P11間のノードCの電位V3は、第1入力信号IPからトランジスタN12のゲート・ソース間電圧Vgs1分低下し、トランジスタP11のゲート・ソース間電圧Vgs2分上昇した電圧になる。【選択図】図1

請求項（抜粋）：

ゲートに第1入力信号が印加される第1トランジスタと、ゲートに第2入力信号が印加される第2トランジスタとを含み、前記第1入力信号及び前記第2入力信号に基づいた信号を出力する差動入力回路と、前記第2トランジスタのドレインの電位がゲートに印加される第3トランジスタと、前記第3トランジスタと直列に接続される第4トランジスタと、前記第1トランジスタのドレインの電位がゲートに与えられる第5トランジスタと、前記第4トランジスタとカレントミラー接続されて、前記第5トランジスタと直列に接続される第6トランジスタとを含んで構成され、前記第5トランジスタと前記第6トランジスタ間の接続点の電位を出力信号として出力する出力段回路とを備え、前記出力信号を、前記第2入力信号として前記第2トランジスタのゲートに与えるボルテージフォロア接続されるオペアンプ回路において、前記第3トランジスタと前記第4トランジスタ間の接続点の電位を、前記第1入力信号に基づいて制御する制御回路を備えたことを特徴とするオペアンプ回路。

IPC (2件)：

H03F 3/34 , H03F 3/45

FI (2件)：

H03F3/34 A , H03F3/45 A

Fターム (13件)：

5J500AA03 , 5J500AA47 , 5J500AC13 , 5J500AC34 , 5J500AF10 , 5J500AH10 , 5J500AH17 , 5J500AK05 , 5J500AK09 , 5J500DN01 , 5J500DN14 , 5J500DN24 , 5J500DP03

引用特許：

出願人引用 (1件)

駆動回路
公報種別：公開公報出願番号：特願平8-024507 出願人：シャープ株式会社

審査官引用 (7件)

特開昭62-160806
特開平4-165804
特開昭62-160806

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