特許
J-GLOBAL ID：200903065222602335

ボルテージレギュレータ

発明者：
中下 貴雄

中下 貴雄 について


出願人/特許権者：
セイコーインスツルメンツ株式会社

セイコーインスツルメンツ株式会社 について


代理人 (1件)： 坂上 正明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-292693
公開番号（公開出願番号）：特開2003-216252
出願日： 2002年10月04日
公開日（公表日）： 2003年07月31日
要約：
【要約】【課題】 最大電流と短絡時電流の比を調整し、最大電流を大きく取り、短絡電流が小さいボルテージレギュレータの提供。【解決手段】 Pチャネル型MOSトランジスタ2、4と、Nチャネル型MOSトランジスタ3と、抵抗21,22とからなる出力電圧端子の電流値を制限する第1の電流制限回路と、出力電圧端子の電圧が低下したことを検知して出力電圧端子の電流値を制限するPチャネル型MOSトランジスタ2、4と、Nチャネル型MOSトランジスタ3と、抵抗20、21、22とからなる第2の電流制限回路により、最大電流を大きく取り、短絡電流を小さくすることができる。
請求項（抜粋）：
出力電圧により出力電圧端子に流れる電流を制御するボルテージレギュレータにおいて、第1の第一導電型MOSトランジスタのソース端子が入力電圧端子に、ドレイン端子が出力電圧端子に接続されており、差動増幅回路の出力端子が、前記第1の第一導電型MOSトランジスタのゲート端子に接続されており、前記差動増幅回路の入力端子は、第1の基準電圧源及び分圧回路の出力電圧端子に接続されており、前記第1の基準電圧源は、前記差動増幅回路の入力端子と前記グランド端子の間に接続されており、前記分圧回路は、前記出力電圧端子と前記グランド端子の間に接続されており、前記第1の第一導電型MOSトランジスタのゲート端子とソース端子がそれぞれ第2の第一導電型MOSトランジスタのゲート端子とソース端子とを共有するように接続されており、前記出力電圧端子と前記第2の第一導電型MOSトランジスタのドレイン端子間に第1の抵抗が接続されており、第2の抵抗が前記入力電圧端子と第1の第二導電型MOSトランジスタのドレイン端子の間に接続されており、前記出力電圧端子と前記第1の第二導電型MOSトランジスタのソース端子が接続されており、前記第1の第二導電型MOSトランジスタのゲート端子が前記第2の第一導電型MOSトランジスタのドレイン端子に接続されており、第3の第一導電型MOSトランジスタのソース端子が入力電圧端子に接続されており、前記第1の第二導電型MOSトランジスタのドレイン端子と前記第3の第一導電型MOSトランジスタのゲート端子が接続されており、前記第3の第一導電型MOSトランジスタのドレイン端子が、前記第1の第一導電型MOSトランジスタのゲート端子に接続されており、前記第1の第二導電型MOSトランジスタの基板端子と前記グランド端子が接続されており、前記第1の抵抗と前記出力電圧端子との間に接続された第3の抵抗と、前記第3の抵抗に並列にドレイン端子とソース端子とが接続された第4の第一導電型MOSトランジスタと、を有し、前記第4の第一導電型MOSトランジスタのゲート端子の電圧が、規定の出力電圧より低い電圧であることを特徴とするボルテージレギュレータ。
IPC (3件)：
G05F 1/56 310 ,  G05F 1/56 ,  G05F 1/56 320
FI (3件)：
G05F 1/56 310 C ,  G05F 1/56 310 D ,  G05F 1/56 320 E
Fターム (8件)：
5H430BB01 ,  5H430BB09 ,  5H430BB11 ,  5H430EE04 ,  5H430EE13 ,  5H430FF02 ,  5H430HH03 ,  5H430LA07
引用特許：
出願人引用 (1件)
  • 特公平7-74976号公報(第1図、第3図)
審査官引用 (10件)
  • 特開平2-189608
  • 特開平2-189608
  • 特開昭49-078863
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