特許

J-GLOBAL ID：200903065346352019

半導体集積回路のレイアウト方法

発明者： 田中 正和 ,  福井 正博 ,  四宮 典子
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-192384
公開番号（公開出願番号）：特開平10-092944
出願日： 1997年07月17日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 ディープサブミクロンの半導体集積回路のレイアウト方法において、信号伝搬遅延時間について素子の持つ遅延時間よりも配線の遅延時間の方が支配的であっても、信号伝搬遅延時間が設定遅延時間未満の遅延制約違反を、工程数少なく、解消する。【解決手段】 レイアウト工程1-0により得られたレイアウト結果の情報に基いて、遅延制約に違反する配線を工程1-1で抽出する。前記抽出した違反配線とこの配線に隣接する配線との配線間隔を設定配線間隔よりも広げるよう、工程1-2でその隣接する配線を平行移動する。前記隣接する配線の移動に伴い、その配線とこれに近接する回路構成部品との離隔が設定離隔未満となった場合には、工程1-3で、その離隔を広げるように、その部品を移動する。

請求項（抜粋）：

回路を構成する部品を結ぶ配線を、予め設定した設計制約を満してレイアウトするレイアウト工程と、前記レイアウト工程により得られたレイアウト結果の情報に基いて、レイアウトされた各配線が、信号の伝搬遅延時間を制約した設定遅延制約に違反するか否かを判断する遅延判断工程と、前記レイアウト結果の情報及び前記判断結果に基いて、前記設定設計制約を変更する設計制約変更工程とを有することを特徴とする半導体集積回路のレイアウト方法。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 21/82 W ,  G06F 15/60 658 M ,  G06F 15/60 658 U ,  H01L 21/82 C ,  H01L 27/04 A

引用特許：

審査官引用 (2件)

• 特開平4-151853
  
• 集積回路の配線方法及びその装置
  公報種別：公開公報   出願番号：特願平6-217297   出願人：株式会社東芝